System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 低密度奇偶校验解码器和储存装置制造方法及图纸_技高网

低密度奇偶校验解码器和储存装置制造方法及图纸

技术编号:44910550 阅读:12 留言:0更新日期:2025-04-08 18:54
一种低密度奇偶校验(LDPC)解码器,其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的可变节点作为解码的消息。该LDPC解码器包括:多个单位逻辑电路,其在单模式或多模式下操作,在单模式中,所有单位逻辑电路更新包括至少一个可变节点的一个可变节点组,在多模式中,单位逻辑电路中的每一个通过更新不同的可变节点而并行地更新多个可变节点组;以及模式控制器,其控制多个单位逻辑电路,以在单模式下更新可变节点组中的其程度大于阈值程度的高程度可变节点组,并且在多模式下更新可变节点组中的其程度小于或等于阈值程度的低程度可变节点组。

【技术实现步骤摘要】

本专利技术构思的方面涉及一种低密度奇偶校验(ldpc)解码器和包括ldpc解码器的储存装置。


技术介绍

1、半导体存储器划分为易失性存储器装置和非易失性存储器装置。易失性存储器装置会在其电力被切断时丢失存储的数据,但是非易失性存储器装置即使切断其电力也可保留存储的数据。特别地,由于闪速存储器具有高编程速度、低功耗和大容量数据储存等优点,因此闪速存储器被广泛用作计算机系统等中的储存介质。

2、当将数据编程至非易失性存储器的存储器单元中时,存储器单元的阈值电压形成特定范围的阈值电压分布。随着非易失性存储器的操作继续,阈值电压分布可变差。当阈值电压分布变差时,在通过以预定读电平执行读操作而读取的数据中可包括许多错误比特。

3、通过对读取的数据执行错误校正解码,可从读取的数据中获得正确数据。错误校正解码的示例是低密度奇偶校验(ldpc)解码。ldpc解码是通过重复执行彼此连接的可变节点和校验节点的更新来校正数据中的错误的解码方法。可变节点与校验节点之间的连接关系可由奇偶校验矩阵限定。

4、当连接至可变节点中的每一个的校验节点的数量不恒定时,ldpc码可被称作不规则的ldpc码。当连接至可变节点中的每一个的校验节点的数量不同时,更新每个可变节点所需的计算量可有差异。如果更新每个可变节点所需的计算量不同,当ldpc解码器按次序更新可变节点时,可能无法完全利用ldpc解码器的计算资源。


技术实现思路

1、示例实施例提供了一种具有改进的吞吐量和改进的解码延迟的ldpc解码器。

2、示例实施例还提供了一种储存装置,其能够利用低密度奇偶校验(ldpc)解码器精确和快速地读取存储在存储器单元中的数据。

3、根据示例实施例,一种低密度奇偶校验(ldpc)解码器,其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的可变节点作为解码的消息,该ldpc解码器包括:多个单位逻辑电路,其在单模式或多模式下操作,在单模式中,所有单位逻辑电路更新包括至少一个可变节点的一个可变节点组,在多模式中,单位逻辑电路中的每一个通过更新不同的可变节点并行地更新多个可变节点组;以及模式控制器,其控制多个单位逻辑电路,以在单模式下更新可变节点组中的其程度大于阈值程度的高程度可变节点组,并且在多模式下更新可变节点组中的其程度小于或等于阈值程度的低程度可变节点组。

4、根据示例实施例,一种低密度奇偶校验(ldpc)解码器包括:数据缓冲器,其缓冲以不规则的ldpc码编码的数据并且将数据的值提供至可变节点;校验节点更新器,其更新连接至可变节点的校验节点;可变节点更新器,其更新连接至更新的校验节点的可变节点;以及综合征检查仪,其根据更新的可变节点的综合征检查结果输出可变节点的值作为解码的数据,其中,可变节点更新器包括一个或多个单位逻辑电路组,并且根据可变节点中的每一个所需的计算量,控制单位逻辑电路组中的每一个在一个周期中更新一个可变节点,或者控制单位逻辑电路组中的每一个中包括的单位逻辑电路中的每一个在一个周期中并行地更新不同的可变节点。

5、根据示例实施例,一种储存装置包括:存储器装置,其存储以不规则的低密度奇偶校验(ldpc)码编码的数据;以及ldpc单元,其通过从存储器装置输出的数据的值将可变节点初始化,更新连接至可变节点的校验节点,通过根据可变节点中的每一个的程度是否超过阈值程度而重复执行在一个周期中更新q(其中q是自然数)个可变节点的操作或者在一个周期中同时更新q×k(其中k是自然数)个可变节点来更新可变节点,并且根据可变节点的综合征检查结果输出可变节点的值。

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【技术保护点】

1.一种低密度奇偶校验解码器,其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的所述可变节点作为解码的消息,该低密度奇偶校验解码器包括:

2.根据权利要求1所述的低密度奇偶校验解码器,其中,基于所述可变节点组的程度中的最大程度和所述多个单位逻辑电路的数量确定所述阈值程度。

3.根据权利要求1所述的低密度奇偶校验解码器,其中,所述多个单位逻辑电路中的每一个包括具有两个或更多个输入的加法器。

4.根据权利要求3所述的低密度奇偶校验解码器,其中,基于所述加法器的输入的数量进一步确定所述阈值程度。

5.根据权利要求1所述的低密度奇偶校验解码器,其中,所述多个单位逻辑电路包括第一单位逻辑电路和第二单位逻辑电路,并且

6.根据权利要求5所述的低密度奇偶校验解码器,还包括:多个校验节点缓冲器,其用于缓冲将由所述多个单位逻辑电路中的每一个处理的校验节点的值。

7.根据权利要求1所述的低密度奇偶校验解码器,其中,所述模式控制器按照预定次序更新所述可变节点组,并且根据待更新的目标可变节点组的程度切换运行中的所述多个单位逻辑电路的操作模式。

8.根据权利要求1所述的低密度奇偶校验解码器,其中,所述模式控制器按照预定次序更新所述可变节点组,并且在所述单模式下控制所述多个单位逻辑电路以当待更新的第一目标可变节点组是高程度可变节点组时更新所述第一目标可变节点组,当所述第一目标可变节点组是低程度可变节点组时跳过所述第一目标可变节点组的更新,并且在所述多模式下控制所述多个单位逻辑电路轮流更新所述第一目标可变节点组和第二目标可变节点组,以更新作为低程度可变节点组的所述第二目标可变节点组。

9.根据权利要求1所述的低密度奇偶校验解码器,其中,所述模式控制器按程度的降序排列所述可变节点组,在第一时间段中,在所述单模式下控制所述多个单位逻辑电路以更新所述可变节点组中的高程度可变节点组,并且在所述第一时间段之后的第二时间段中,在所述多模式下控制所述多个单位逻辑电路更新所述可变节点组中的低程度可变节点组。

10.根据权利要求1所述的低密度奇偶校验解码器,其中,所述程度是由所述奇偶校验矩阵表示的低密度奇偶校验码中的连接至所述可变节点组之一的校验节点的数量。

11.一种低密度奇偶校验解码器,包括:

12.根据权利要求11所述的低密度奇偶校验解码器,其中,基于连接至所述可变节点的校验节点的数量来确定所述所需的计算量。

13.根据权利要求11所述的低密度奇偶校验解码器,其中,所述单位逻辑电路组中的每一个在一个周期中更新其中所述所需的计算量大于阈值计算量的一个可变节点,或者在一个周期中更新其中所述所需的计算量小于或等于所述阈值计算量的多个可变节点,并且

14.根据权利要求11所述的低密度奇偶校验解码器,其中,当作为所述更新的可变节点的综合征检查的结果,综合征向量的分量中的至少一个不具有“0”值时,所述低密度奇偶校验解码器重复执行更新所述校验节点的操作和更新所述可变节点的操作。

15.根据权利要求11所述的低密度奇偶校验解码器,其中,所述校验节点更新器通过执行连接至所述校验节点中的每一个的所述可变节点的最小值运算来更新所述校验节点中的每一个,并且

16.根据权利要求15所述的低密度奇偶校验解码器,其中,一个单位逻辑电路组包括用于执行所述校验节点的求和运算的加法器。

17.根据权利要求11所述的低密度奇偶校验解码器,其中,所述低密度奇偶校验解码器包括M×N个子矩阵,M和N是自然数,所述子矩阵中的每一个存储奇偶校验矩阵,所述奇偶校验矩阵是零矩阵或者Q×Q维循环移位单位矩阵,其中Q是自然数,并且

18.一种储存装置,包括:

19.根据权利要求18所述的储存装置,其中,所述低密度奇偶校验单元基于包括M×N个子矩阵的奇偶校验矩阵更新所述校验节点和所述可变节点,所述子矩阵中的每一个是零矩阵或Q×Q维循环移位单位矩阵。

20.根据权利要求19所述的储存装置,其中,基于所述可变节点的最大程度和所述低密度奇偶校验单元中包括的单位逻辑电路的数量Q×K来确定所述阈值程度。

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【技术特征摘要】

1.一种低密度奇偶校验解码器,其用码字的值将可变节点初始化并且输出参考不规则的奇偶校验矩阵更新的所述可变节点作为解码的消息,该低密度奇偶校验解码器包括:

2.根据权利要求1所述的低密度奇偶校验解码器,其中,基于所述可变节点组的程度中的最大程度和所述多个单位逻辑电路的数量确定所述阈值程度。

3.根据权利要求1所述的低密度奇偶校验解码器,其中,所述多个单位逻辑电路中的每一个包括具有两个或更多个输入的加法器。

4.根据权利要求3所述的低密度奇偶校验解码器,其中,基于所述加法器的输入的数量进一步确定所述阈值程度。

5.根据权利要求1所述的低密度奇偶校验解码器,其中,所述多个单位逻辑电路包括第一单位逻辑电路和第二单位逻辑电路,并且

6.根据权利要求5所述的低密度奇偶校验解码器,还包括:多个校验节点缓冲器,其用于缓冲将由所述多个单位逻辑电路中的每一个处理的校验节点的值。

7.根据权利要求1所述的低密度奇偶校验解码器,其中,所述模式控制器按照预定次序更新所述可变节点组,并且根据待更新的目标可变节点组的程度切换运行中的所述多个单位逻辑电路的操作模式。

8.根据权利要求1所述的低密度奇偶校验解码器,其中,所述模式控制器按照预定次序更新所述可变节点组,并且在所述单模式下控制所述多个单位逻辑电路以当待更新的第一目标可变节点组是高程度可变节点组时更新所述第一目标可变节点组,当所述第一目标可变节点组是低程度可变节点组时跳过所述第一目标可变节点组的更新,并且在所述多模式下控制所述多个单位逻辑电路轮流更新所述第一目标可变节点组和第二目标可变节点组,以更新作为低程度可变节点组的所述第二目标可变节点组。

9.根据权利要求1所述的低密度奇偶校验解码器,其中,所述模式控制器按程度的降序排列所述可变节点组,在第一时间段中,在所述单模式下控制所述多个单位逻辑电路以更新所述可变节点组中的高程度可变节点组,并且在所述第一时间段之后的第二时间段中,在所述多模式下控制所述多个单位逻辑电路更新所述可变节点组中的低程度可变节点组...

【专利技术属性】
技术研发人员:李冈石柳根荣黄映竣孙弘乐申峻昊全甫奂韩泫升
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:

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