【技术实现步骤摘要】
本专利技术涉及半导体制造，尤其涉及一种存储器结构及其形成方法。
技术介绍
1、随着半导体集成电路(integrated circuit，ic)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。集成电路发展过程中，通常功能密度逐渐增加的同时，几何尺寸逐渐减小，增加了集成电路制造的难度和复杂度。
2、闪存作为当今主流的存储载体得到迅速的推广，其技术也得到了迅猛的发展。闪存分为或非(not or，nor)型闪存和与非(not and，nand)型闪存。或非型闪存作为闪存的一种，由于具有高效的编程速度和擦除能力，得到了广泛的关注，目前，或非型闪存存储器已被广泛应用于个人电脑，数码器材，移动终端，车载器件等产品。
3、然而，目前的或非型闪存存储器堆叠栅尺寸减小仍存在诸多限制。
技术实现思路
1、本专利技术解决的技术问题是提供一种存储器结构及其形成方法，在足够沟道长度的前提下缩小存储单元面积。
2、为解决上述技术问题，本专利技术提供一种存储器结构的形成方法，包括：提供衬底；提供衬底以及位于所述衬底表面的源极层；在所述源极层上形成控制栅层，所述控制栅层内具有若干第一开口，各所述第一开口暴露出源极层的表面，各所述第一开口沿第二方向与第一方向呈阵列排布，所述第一方向垂直于第二方向；在各所述第一开口侧壁形成浮栅层，各所述浮栅层内具有暴露出源极层的第二开口；在各所述第二开口内形成
3、可选的，在形成所述源极层之后，在形成所述控制栅层之前，还包括：在所述源极层表面形成第一介质层。
4、可选的，所述控制栅层的形成方法包括：在所述第一介质层表面形成初始控制栅层；在所述初始控制栅层表面形成第一掩膜层，所述第一掩膜层暴露出初始控制栅层的部分表面；以所述第一掩膜层为掩膜，刻蚀所述初始控制栅层，直至暴露出第一介质层的表面，形成所述控制栅层。
5、可选的，在形成所述控制栅层之后，在形成所述浮栅层之前，还包括：形成位于所述第一开口表面和所述控制栅层顶部表面的第二介质层。
6、可选的，所述浮栅层的形成方法包括：在所述第一开口表面的第二介质层表面形成填满所述第一开口的初始浮栅层，所述初始浮栅层齐平于所述第二介质层顶部表面；在所述初始浮栅层以及所述控制栅层表面的第二介质层表面形成第二掩膜层，所述第二掩膜层暴露出初始浮栅层的部分表面；以所述第二掩膜层为掩膜，刻蚀所述初始浮栅层，直至暴露出第二介质层的底部表面，形成位于所述初始浮栅层内的第二开口和所述浮栅层。
7、可选的，在形成所述第二开口之后，在形成所述沟道层之前，还包括：在所述第二开口表面、所述浮栅层顶部表面、以及所述控制栅层表面的第二介质层表面形成初始第三介质层；对所述第二开口底部表面的初始第三介质层进行回刻蚀，直至暴露出源极层的表面，形成位于所述控制栅层顶部表面的第二介质层表面、所述浮栅层顶部表面以及所述浮栅层侧壁表面的第三介质层。
8、可选的，所述沟道层的形成方法包括：在所述第二开口内和所述第三介质层表面形成初始沟道层；对所述初始沟道层进行平坦化处理直至暴露出第三介质层的顶部表面，形成所述沟道层。
9、可选的，在形成所述沟道层之后，在形成选择层之前，还包括：对所述沟道层顶部进行离子注入处理，在所述沟道层内形成共电掺杂区。
10、可选的，所述选择层的形成方法包括：在所述第三介质层表面形成初始选择层；在所述初始选择层表面形成第三掩膜层，所述第三掩膜层暴露出初始选择层的部分表面；以所述第三掩膜层为掩膜，刻蚀所述初始选择层，直至暴露出第三介质层的表面，形成所述选择层。
11、可选的，在形成所述选择层之后，在形成所述选择栅之前，还包括：在所述选择层顶部表面、选择层侧壁表面、以及所述第三介质层表面形成初始选择栅氧层。
12、可选的，所述选择栅的形成方法包括：在形成所述初始选择栅氧层之后，在所述初始选择栅氧层表面形成选择栅材料层；对所述选择栅材料层表面进行平坦化处理，直至暴露出选择层表面，形成所述初始选择栅层；在所述初始选择栅层和所述选择层表面形成第四掩膜层，所述第四掩膜层暴露出初始选择栅层的部分表面；以所述第四掩膜层为掩膜，刻蚀所述初始选择栅层，直至暴露出控制栅层表面，形成位于所述初始选择栅层内的若干第三开口，所述第三开口沿第二方向延伸且沿第一方向平行排布。
13、可选的，在形成所述选择栅之后，还包括：在各所述第三开口内、所述选择层表面以及所述选择栅表面形成初始选择栅介质层；在所述初始选择栅介质层表面形成第五掩膜层，所述第五掩膜层暴露出选择层的部分表面；以所述第五掩膜层为掩膜，刻蚀所述初始选择栅介质层，直至暴露出选择层的部分表面，形成选择栅介质层和第四开口。
14、可选的，在形成所述第四开口后，还包括：在所述第四开口内形成填满所述第四开口的源极互连层；在所述选择栅介质层以及所述源极互连层表面形成导电层。
15、可选的，所述第一开口沿平行于衬底表面方向的截面为圆形。
16、可选的，在形成所述第四开口之后，在形成所述源极互连层之前，还包括：对所述选择层顶部进行离子注入处理，在所述选择层内形成漏极掺杂区。
17、相应的，本专利技术技术方案中还提供一种存储器结构，包括：衬底；位于所述衬底上的源极层；位于所述源极层上的控制栅层，所述控制栅层内具有若干第一开口，各所述第一开口暴露出源极层的表面，各所述第一开口沿第二方向与第一方向呈阵列排布，所述第一方向垂直于第二方向；位于各所述第一开口侧壁的浮栅层，各所述浮栅层内具有暴露出源极层的第二开口；填满各所述第二开口的沟道层，所述沟道层在衬底表面具有第一投影；位于所述沟道层表面的选择层，所述选择层在衬底表面具有第二投影，所述第一投影位于所述第二投影范围内；位于所述控制栅层表面的若干相互分立的选择栅，各所述选择栅沿第二方向延伸且沿第一方向平行排布，各所述选择栅顶部表面齐平于选择层，各选择栅在衬底表面具有第三投影，所述第二投影位于所述第三投影范围内，相邻选择栅在第一方向上具有若干第三开口，各所述第三开口暴露出控制栅层表面。
18、可选的，还包括：位于所述沟道层内的共电掺杂区；所述共电掺杂区到沟道层顶部表面的距离范围为：10nm～50nm；所述共电掺杂区的离子注入参数包括：离子注入能量范围为：10kev～50kev；离子注入剂量范围为：5e13atoms/cm2～5e15本文档来自技高网...
【技术保护点】
1.一种存储器结构，其特征在于，包括：
2.如权利要求1所述存储器结构，其特征在于，还包括：位于所述沟道层内的共电掺杂区；所述共电掺杂区到沟道层顶部表面的距离范围为：10nm～50nm；所述共电掺杂区的离子注入参数包括：离子注入能量范围为：10KeV～50KeV；离子注入剂量范围为：5E13atoms/cm2～5E15atoms/cm2；所述共电掺杂区注入的离子类型包括：N型离子和P型离子；所述共电掺杂区注入的离子类型与沟道层的导电类型相反。
3.如权利要求1所述存储器结构，其特征在于，还包括：位于所述选择层内的漏极掺杂区；所述漏极掺杂区到选择层顶部表面的距离范围为：10nm～50nm；所述漏极掺杂区的离子注入参数包括：离子注入能量范围为：10KeV～50KeV；离子注入剂量范围为：5E13atoms/cm2～5E15atoms/cm2；所述漏极掺杂区注入的离子类型包括：N型离子和P型离子；所述漏极掺杂区注入的离子类型与选择层的导电类型相反。
4.如权利要求1所述存储器结构，其特征在于，还包括：位于所述第三开口内、所述选择栅表面以及所述选择层表
5.如权利要求4所述存储器结构，其特征在于，还包括：填满所述第四开口的源极互连层。
6.如权利要求5所述存储器结构，其特征在于，还包括：位于所述选择栅介质层以及所述源极互连层表面的导电层。
7.如权利要求1所述存储器结构，其特征在于，还包括：位于所述源极层与控制栅层之间的第一介质层；所述第一介质层的材料包括：氧化硅、氮化硅以及氧化铝。
8.如权利要求1所述存储器结构，其特征在于，所述衬底的材料包括：硅、多晶硅以及碳化硅；所述衬底的导电类型包括：P型和N型；所述源极层的材料包括：硅、多晶硅以及碳化硅；所述源极层的导电类型包括：P型和N型；所述源极层的导电类型与所述衬底的导电类型相反，所述源极层的导电类型与所述沟道层的导电类型相反。
9.如权利要求7所述存储器结构，其特征在于，还包括：位于所述控制栅层顶部表面、所述浮栅层与所述控制栅层之间以及所述浮栅层底部表面与所述第一介质层之间的第二介质层；所述第二介质层的材料包括：氧化硅、氮化硅以及氧化铝；所述第二介质层的厚度范围为：
10.如权利要求1所述存储器结构，其特征在于，还包括：位于所述控制栅层表面的第二介质层表面、所述浮栅层顶部表面以及所述沟道层与所述浮栅层之间的第三介质层。
11.如权利要求1所述存储器结构，其特征在于，所述第一开口沿平行于第一方向的尺寸范围为：200nm～1000nm；所述第一开口沿平行于衬底表面方向的截面为圆形；所述沟道层的厚度范围为：50nm～200nm。
12.如权利要求1所述存储器结构，其特征在于，所述浮栅材料包括：多晶硅、氮化硅以及氧化铪；所述控制栅层材料包括：多晶硅；所述选择栅材料包括：单晶硅、多晶硅和碳化硅。
13.如权利要求8所述存储器结构，其特征在于，所述沟道层材料包括：单晶硅、多晶硅和碳化硅；所述沟道层的导电类型包括：P型和N型；所述选择层材料包括：单晶硅、多晶硅和碳化硅；所述选择层的导电类型包括：P型和N型；所述选择层的导电类型与所述沟道层的导电类型相同。
14.如权利要求1所述存储器结构，其特征在于，所述浮栅层的厚度范围为：10nm～100nm。
15.如权利要求1所述存储器结构，其特征在于，还包括：位于所述选择栅与所述选择层之间的选择栅氧层。
16.一种存储器结构的形成方法，其特征在于，包括：
17.如权利要求16所述存储器结构的形成方法，其特征在于，在形成所述源极层之后，在形成所述控制栅层之前，还包括：在所述源极层表面形成第一介质层。
18.如权利要求17所述存储器结构的形成方法，其特征在于，所述控制栅层的形成方法包括：在所述第一介质层表面形成初始控制栅层；在所述初始控制栅层表面形成第一掩膜层，所述第一掩膜层暴露出初始控制栅层的部分表面；以所述第一掩膜层为掩膜，刻蚀所述初始控制栅层，直至暴露出第一介质层的表面，形成所述控制栅层。
19.如权利要求16所述存储器结构的形成方法，其特征在于，在形成所述控制栅层之后，在形成所述浮栅层之前，还包括：形成位于所述第一开口表面和所述控制栅层顶部表面的第二介质层。
20.如权利要求19所述存储器结构的形成方法，其特征在于，所述浮栅层的形成方法包括：在所述第一开口表面的第二介质层表面形成填满所述第一开口的初始浮栅层，所述初始浮栅层齐平于所述...
【技术特征摘要】
1.一种存储器结构，其特征在于，包括：
2.如权利要求1所述存储器结构，其特征在于，还包括：位于所述沟道层内的共电掺杂区；所述共电掺杂区到沟道层顶部表面的距离范围为：10nm～50nm；所述共电掺杂区的离子注入参数包括：离子注入能量范围为：10kev～50kev；离子注入剂量范围为：5e13atoms/cm2～5e15atoms/cm2；所述共电掺杂区注入的离子类型包括：n型离子和p型离子；所述共电掺杂区注入的离子类型与沟道层的导电类型相反。
3.如权利要求1所述存储器结构，其特征在于，还包括：位于所述选择层内的漏极掺杂区；所述漏极掺杂区到选择层顶部表面的距离范围为：10nm～50nm；所述漏极掺杂区的离子注入参数包括：离子注入能量范围为：10kev～50kev；离子注入剂量范围为：5e13atoms/cm2～5e15atoms/cm2；所述漏极掺杂区注入的离子类型包括：n型离子和p型离子；所述漏极掺杂区注入的离子类型与选择层的导电类型相反。
4.如权利要求1所述存储器结构，其特征在于，还包括：位于所述第三开口内、所述选择栅表面以及所述选择层表面的选择栅介质层，所述选择栅介质层内具有若干第四开口，各所述第四开口暴露出选择层的部分表面。
5.如权利要求4所述存储器结构，其特征在于，还包括：填满所述第四开口的源极互连层。
6.如权利要求5所述存储器结构，其特征在于，还包括：位于所述选择栅介质层以及所述源极互连层表面的导电层。
7.如权利要求1所述存储器结构，其特征在于，还包括：位于所述源极层与控制栅层之间的第一介质层；所述第一介质层的材料包括：氧化硅、氮化硅以及氧化铝。
8.如权利要求1所述存储器结构，其特征在于，所述衬底的材料包括：硅、多晶硅以及碳化硅；所述衬底的导电类型包括：p型和n型；所述源极层的材料包括：硅、多晶硅以及碳化硅；所述源极层的导电类型包括：p型和n型；所述源极层的导电类型与所述衬底的导电类型相反，所述源极层的导电类型与所述沟道层的导电类型相反。
9.如权利要求7所述存储器结构，其特征在于，还包括：位于所述控制栅层顶部表面、所述浮栅层与所述控制栅层之间以及所述浮栅层底部表面与所述第一介质层之间的第二介质层；所述第二介质层的材料包括：氧化硅、氮化硅以及氧化铝；所述第二介质层的厚度范围为：
10.如权利要求1所述存储器结构，其特征在于，还包括：位于所述控制栅层表面的第二介质层表面、所述浮栅层顶部表面以及所述沟道层与所述浮栅层之间的第三介质层。
11.如权利要求1所述存储器结构，其特征在于，所述第一开口沿平行于第一方向的尺寸范围为：200nm～1000nm；所述第一开口沿平行于衬底表面方向的截面为圆形；所述沟道层的厚度范围为：50nm～200nm。
12.如权利要求1所述存储器结构，其特征在于，所述浮栅材料包括：多晶硅、氮化硅以及氧化铪；所述控制栅层材料包括：多晶硅；所述选择栅材料包括：单晶硅、多晶硅和碳化硅。
13.如权利要求8所述存储器结构，其特征在于，所述沟道层材料包括：单晶硅、多晶硅和碳化硅；所述沟道层的导电类型包括：p型和n型；所述选择层材料包括：单晶硅、多晶硅和碳化硅；所述选择层的导电类型包括：p型和n型；所述选择层的导电类型与所述沟道层的导电类型相同。
14.如权利要求1所述存储器结构，其特征在于，所述浮栅层的厚度范围为：10nm～100nm。
15.如权利要求1所述存储器结构，其特征在于，还包括：位于所述选择栅与所述选择层之间的选择栅氧层。
16.一种存储器结构的形成方法，其特征在于，包括：
17.如权利要求16所述存储器结构的形成方法，其特征在于，在形成所述源极层之后，在形成所述控制栅层之前，还包括：在所述源极层表面形成第一介质层。
18.如权利要求17所述存储器结构的形成方法，其特征在于，所述控制栅层的形成方法包括：在所述第一介质层表面形成初始控制栅层；在...
【专利技术属性】
技术研发人员：黄兴凯，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：
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