【技术实现步骤摘要】
本专利技术涉及一种半导体器件及其形成方法。
技术介绍
1、半导体集成电路(integrated circuit,ic)产业近年来持续快速成长。ic材料和设计的技术性进步导致ic的多个世代的不断进步。在每个新世代，电路比起前个世代变得更小、更复杂，从而实现更高的性能密度(即，每个芯片面积的互连器件数量)以及更小的几何尺寸(即，可以使用一个制造过程创造最小的组件或线路)。这种缩小规模的工艺有利于提高生产效率并降低相关成本。然而，随着特征尺寸不断缩小，制造流程变得更具挑战性，确保半导体器件的可靠性变得越来越困难。因此，该产业面临着开发能够制造更小、更可靠的ic工艺的持续挑战。
技术实现思路
1、根据实施例，提供一种半导体器件包括具有前侧以及后侧的衬底、设置在所述衬底的所述前侧上的源极/漏极结构、包括用导电材料填充的沟槽的背侧通孔，所述沟槽暴露在所述衬底的背侧处、延伸穿过所述衬底、以及电耦合至所述源极/漏极结构，以及包括设置在所述衬底与所述背侧通孔之间并且将所述衬底与所述背侧通孔分隔的电介质材料的隔离层，其中所述隔离层选择性地覆盖在所述衬底与所述背侧通孔之间的所述沟槽的多个侧壁的第一部分，并且不覆盖所述沟槽的所述多个侧壁的第二部分。
2、根据另个实施例，提供用于形成半导体器件的方法。所述方法包括形成穿过所述半导体器件的衬底的背侧的沟槽，在所述衬底的所述背侧上具有沟槽开口，其中所述沟槽的多个侧壁的第一部分是由第一材料形成、所述沟槽的所述多个侧壁的至少第二部分是由不同于所述第一材料
3、根据另个实施例，提供用于形成半导体器件的方法。所述方法包括形成穿过所述半导体器件的衬底的背侧的沟槽，在所述衬底的所述背侧上具有沟槽开口，其中所述沟槽的多个侧壁的第一部分是由第一材料形成、所述沟槽的所述多个侧壁的至少第二部分是由不同于所述第一材料的第二材料形成、以及所述沟槽的基体是由不同于所述第一材料以及所述第二材料的第三材料形成；使流体流入所述沟槽，在所述沟槽的所述多个侧壁的所述第一部分上以及在所述沟槽的所述基体上形成均匀隔离层，而不在所述沟槽的所述多个侧壁的所述第二部分上形成所述隔离层；去除覆盖所述沟槽的所述基体的所述隔离层的部分，以暴露源极/漏极结构的部分；以及在所述沟槽中形成包括导电材料的背侧通孔，所述背侧通孔暴露在所述衬底的所述背侧处、延伸穿过所述衬底、以及电耦合至所述半导体器件的所述源极/漏极结构。
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1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，更包括形成在所述衬底的所述背侧上的至少一附加层，其中所述背侧通孔延伸穿过所述衬底以及所述至少一附加层。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述沟槽的所述多个侧壁的第二部分被界定为浅沟槽隔离的多个暴露部分。
4.根据权利要求1所述的半导体器件，其特征在于，更包括设置所述衬底的所述前侧上的第二源极/漏极结构、彼此垂直隔离多个半导体层、以及设置在所述多个半导体层中的每一者上并且包裹所述多个半导体层中的每一者的栅极结构，其中设置在多个半导体层中的每一者之间的所述栅极结构的多个部分与所述第一源极/漏极结构以及所述第二源极/漏极结构接触。
5.形成半导体器件的方法，其特征在于，所述方法包括：
6.根据权利要求5所述的方法，其特征在于，其中所述隔离层具有在2纳米到4纳米之间的范围内的厚度。
7.根据权利要求5所述的方法，其特征在于，其中所述沟槽具有在5纳米到30纳米之间的范围内的宽度。
8.根据权利要求5所
9.形成半导体器件的方法，其特征在于，所述方法包括：
10.根据权利要求9所述的方法，其特征在于，更包括：
...【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
2.根据权利要求1所述的半导体器件，其特征在于，更包括形成在所述衬底的所述背侧上的至少一附加层，其中所述背侧通孔延伸穿过所述衬底以及所述至少一附加层。
3.根据权利要求1所述的半导体器件，其特征在于，其中所述沟槽的所述多个侧壁的第二部分被界定为浅沟槽隔离的多个暴露部分。
4.根据权利要求1所述的半导体器件，其特征在于，更包括设置所述衬底的所述前侧上的第二源极/漏极结构、彼此垂直隔离多个半导体层、以及设置在所述多个半导体层中的每一者上并且包裹所述多个半导体层中的每一者的栅极结构，其中设置在多个半导体层中的每一者之间的所述栅极结构的多个部分与所述第一源极/漏极结构以及所述第二源极/漏极结构接触。
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【专利技术属性】
技术研发人员：黄柏瑜，吴仕杰，吴以雯，李振铭，王美匀，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：
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