【技术实现步骤摘要】
本申请涉及波形发生器，特别涉及一种总线信号输出装置。
技术介绍
1、在现代电子系统中，准确、高效地处理和输出总线信号是至关重要的。随着技术的不断发展，对总线信号处理的要求越来越高，传统的信号输出装置在面对复杂的信号处理需求时逐渐显露出诸多不足。在过往的设计中，命令字的接收和处理方式较为简单，可能无法准确统计接收数据的次数，导致对命令字的解析和分配不够精确。同时，寄存单元的设计可能不够灵活，无法有效地分别处理不同类型的有效比特位数据，限制了信号输出的多样性和准确性。数模转换环节也可能存在转换精度不高、速度慢或者无法适应多种复杂信号输入的问题。
2、需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、鉴于以上技术问题中的至少一项，本申请提供一种总线信号输出装置，解决命令字的接收和处理方式较为简单，可能无法准确统计接收数据的次数，导致对命令字的解析和分配不够精确。同时，寄存单元的设计可能不够灵活，无法有效地分别处理不同类型的有效比特位数据，限制了信号输出的多样性和准确性的问题。
2、本申请实施例提供一种总线信号输出装置，包括：
3、命令字接收模块，包括：命令字寄存器及命令字字节累加器，所述命令字寄存器与所述命令字字节累加器连接，所述命令字寄存器被配置为依次接收命令字中的每一字节数据，所述命令字字节累加器被配置为累加所述命令字寄存器接收数据的次数值；>
4、多个寄存单元，与所述命令字寄存器连接，所述命令字寄存器还被配置为根据所述命令字字节累加器的的次数值依次向所述寄存单元输出数据；
5、每一所述寄存单元，包括：第一有效比特位寄存器及第二有效比特位寄存器，所述第一有效比特位寄存器、第二有效比特位寄存器分别与所述命令字寄存器连接，所述第一有效比特位寄存器被配置为输出第一信号，所述第二有效比特位寄存器被配置为输出第二信号；
6、数模转换器，被配置为根据所述第一信号、第二信号转换成输出信号。
7、上述技术方案中的一个技术方案至少具有如下优点或有益效果之一：本总线信号输出装置通过命令字接收模块中的命令字寄存器和命令字字节累加器的配合，实现了对命令字的准确接收和次数统计，确保数据的完整性和准确性。通过命令字寄存器根据次数值向寄存单元依次输出数据，实现了有序的数据传递和分配。通过设置多个寄存单元，包括第一有效比特位寄存器和第二有效比特位寄存器，实现了对不同类型信号的分别处理和输出准备。通过第一有效比特位寄存器输出第一信号和第二有效比特位寄存器输出第二信号，实现了对特定信号的独立生成。通过数模转换器将第一信号和第二信号转换成输出信号，实现了数字信号到模拟信号的转换，满足了不同类型的输出需求。
8、在一些可能的实现方式中，所述寄存单元还包括：分别与所述命令字寄存器连接的总线模式寄存器、波特率寄存器、有效比特位总数寄存器及帧间隔寄存器。
9、在一些可能的实现方式中，所述寄存单元还包括：波特率累加器、第一比较器、比特位输出总数累加器、第二比较器、帧间隔时间累加器及第三比较器，所述波特率累加器的输出端、波特率寄存器的输出端与所述第一比较器的输入端连接，所述第一比较器的输出端与所述比特位输出总数累加器的输入端连接，所述比特位输出总数累加器的输出端、有效比特位总数寄存器的输出端与所述第二比较器的输入端连接，所述第二比较器的输出端与所述帧间隔时间累加器的输入端连接，所述帧间隔时间累加器的输出端、帧间隔寄存器的输出端与所述第三比较器的输入端连接，所述第三比较器的输出端与所述波特率累加器的输入端连接。
10、在一些可能的实现方式中，所述装置还包括：处理器，所述第一有效比特位寄存器的输出端、第二有效比特位寄存器的输出端与所述处理器连接，所述数模转换器与所述处理器连接。
11、在一些可能的实现方式中，所述装置还包括：时钟模块，用于提供100mhz的时钟。
12、下面结合附图与实施例，对本技术进一步说明。
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1.一种总线信号输出装置，其特征在于，包括：
2.根据权利要求1所述总线信号输出装置，其特征在于，所述寄存单元还包括：分别与所述命令字寄存器连接的总线模式寄存器、波特率寄存器、有效比特位总数寄存器及帧间隔寄存器。
3.根据权利要求2所述总线信号输出装置，其特征在于，所述寄存单元还包括：波特率累加器、第一比较器、比特位输出总数累加器、第二比较器、帧间隔时间累加器及第三比较器，所述波特率累加器的输出端、波特率寄存器的输出端与所述第一比较器的输入端连接，所述第一比较器的输出端与所述比特位输出总数累加器的输入端连接，所述比特位输出总数累加器的输出端、有效比特位总数寄存器的输出端与所述第二比较器的输入端连接，所述第二比较器的输出端与所述帧间隔时间累加器的输入端连接，所述帧间隔时间累加器的输出端、帧间隔寄存器的输出端与所述第三比较器的输入端连接，所述第三比较器的输出端与所述波特率累加器的输入端连接。
4.根据权利要求1所述总线信号输出装置，其特征在于，所述装置还包括：处理器，所述第一有效比特位寄存器的输出端、第二有效比特位寄存器的输出端与所述处理器连接，所
5.根据权利要求1至4任一所述总线信号输出装置，其特征在于，所述装置还包括：时钟模块，用于提供100MHz的时钟。
...【技术特征摘要】
1.一种总线信号输出装置，其特征在于，包括：
2.根据权利要求1所述总线信号输出装置，其特征在于，所述寄存单元还包括：分别与所述命令字寄存器连接的总线模式寄存器、波特率寄存器、有效比特位总数寄存器及帧间隔寄存器。
3.根据权利要求2所述总线信号输出装置，其特征在于，所述寄存单元还包括：波特率累加器、第一比较器、比特位输出总数累加器、第二比较器、帧间隔时间累加器及第三比较器，所述波特率累加器的输出端、波特率寄存器的输出端与所述第一比较器的输入端连接，所述第一比较器的输出端与所述比特位输出总数累加器的输入端连接，所述比特位输出总数累加器的输出端、有效...
【专利技术属性】
技术研发人员：陈刚，吴黎明，曾秋平，农金南，
申请(专利权)人：优利德科技中国股份有限公司，
类型：新型
国别省市：
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