【技术实现步骤摘要】
【国外来华专利技术】
下面的描述涉及多位累加器、包括多位累加器的存储器内计算(imc)处理器、以及操作多位累加器的方法。
技术介绍
1、深度神经网络(dnn)被广泛使用，导致基于人工智能(ai)的工业革命。作为dnn的一种类型的卷积神经网络(cnn)广泛用于各种应用(诸如，图像和信号处理)。cnn可执行对象识别、计算机视觉等。在一些实例中，cnn的实施方式可包括对众多矩阵重复地执行乘积累加(或乘加)(mac)运算。
2、例如，当cnn由通用处理器执行时，需要大量计算但不复杂的运算可通过存储器内计算而不是通过通用处理器来执行。例如，涉及计算两个向量的点积并累加所得值的mac运算可通过存储器内计算(imc)来执行，存储器内计算(imc)是这样类型的存储器装置：对存储在存储器中的内容执行计算，而不必仅为了执行计算而将数据移入和移出存储器装置。
技术实现思路
1、问题的解决方案
2、提供本
技术实现思路
以简要的形式介绍在下面的具体实施方式中进一步描述的构思的选择。本
技术实现思路
不旨在确定要求保护的主题的关键特征或必要特征，也不旨在用于帮助确定要求保护的主题的范围。
3、在一个总体方面，一种多位累加器包括：多个1位华莱士树，各自被配置为对单个位输入数据执行加法运算；多个三态逻辑电路，各自被配置为根据提供给所述多个三态逻辑电路的启用信号而输出所述多个1位华莱士树的加法运算的结果；以及移位加法器，被配置为基于时钟信号通过移位操作对所述多个1位华莱士树的加法运算的结果执行累加运算。p>
4、所述多个1位华莱士树中的每个可包括包含全加器的加法器阵列，全加器用于加法运算的运算级之中的最终运算级。每个加法器阵列可包括：第一类型全加器，在第一类型全加器中，三态逻辑电路连接到单个位输入数据之间的加法运算的加法运算结果；以及第二类型全加器，在第二类型全加器中，三态逻辑电路连接到与最终运算级的运算结果对应的加法运算结果和响应于加法运算结果而生成的进位运算结果中的每个。
5、所述多个三态逻辑电路中的每个可被配置为：响应于启用信号具有第一逻辑值，输出高阻抗状态；并且响应于启用信号具有第二逻辑值，将所述多个1位华莱士树的加法运算的结果输出到移位加法器，第二逻辑值与第一逻辑值相反(第一逻辑值的反相)。
6、多位累加器还可包括：逻辑门，逻辑门被配置为响应于所述多位累加器对有符号数据执行有符号运算，执行所述有符号数据与移位加法器的累加运算的结果中的最高有效位(msb)之间的逻辑运算。
7、逻辑门可包括：xor门，被配置为执行所述msb与所述有符号数据之间的xor运算。
8、所述多位累加器还可包括：信号生成器，被配置为生成通过使时钟信号反相来启用三态逻辑电路的启用信号。
9、所述多个1位华莱士树可被配置为根据启用信号具有第一逻辑值而进行操作，并且移位加法器可被配置为根据启用信号具有第二逻辑值而进行操作，第二逻辑值与第一逻辑值相反(第一逻辑值的反相)。
10、多位累加器还可包括：多个寄存器，被配置为根据时钟信号分别存储所述多个1位华莱士树的输出值，以通过将存储的输出值发送到移位加法器来提供所述多个1位华莱士树与移位加法器之间的流水线操作。
11、所述多个寄存器可通过由所述多个三态逻辑电路生成的寄生电容来实现。
12、所述多位累加器还可包括乘法器，并且所述发送的步骤可使所述多个1位华莱士树能够与乘法器的乘法运算同时地执行加法运算。
13、在另一总体方面，一种存储器内计算(imc)处理器包括：imc装置，包括imc宏，每个imc宏包括交叉开关结构中的列；输入控制器，被配置为逐位地将多位第一值顺序输入到imc装置；以及后运算电路，被配置为输出对各个imc宏的运算结果进行集成的多位运算结果。imc宏中的每个可包括：存储器阵列，包括位单元，每个位单元被配置为存储施加到第一值中的每个的第二值；二进制门阵列，包括运算门，每个运算门被配置为执行第一值与第二值之间的单个位乘积累加(mac)运算；以及多位累加器，被配置为基于时钟信号通过移位操作对单个位mac运算的结果执行逐位运算，并且对与所述列中的任何一列对应的逐位运算的结果执行累加运算。
14、多位累加器可包括：多个1位华莱士树，各自被配置为对单个位mac运算的结果执行逐位运算；多个三态逻辑电路，各自被配置为根据启用信号输出所述多个1位华莱士树中的相应的1位华莱士树的逐位运算的结果；以及移位加法器，被配置为基于时钟信号通过移位操作对所述多个1位华莱士树中的与所述列中的任何一列对应的一个1位华莱士树的加法运算的结果执行累加运算。
15、所述多个1位华莱士树中的每个可包括：加法器阵列，包括在加法运算的运算级之中的最终运算级中使用的全加器。加法器阵列可包括：第一类型全加器，在第一类型全加器中，三态逻辑电路连接到单个位mac运算的结果；以及第二类型全加器，在第二类型全加器中，三态逻辑电路连接到与最终运算级的运算结果对应的加法运算结果和响应于加法运算结果而生成的进位运算结果中的每个。
16、所述多个三态逻辑电路可被配置为：响应于启用信号具有第一逻辑值，输出高阻抗状态；并且响应启用信号具有第二逻辑值，将所述多个1位华莱士树的逐位运算的结果输出到移位加法器，第二逻辑值与第一逻辑值相反(第一逻辑值的反相)。
17、所述imc处理器还可包括：逻辑门，被配置为基于多位累加器对有符号数据执行有符号运算，执行所述有符号数据与移位加法器的累加运算的结果中的msb之间的逻辑运算。
18、逻辑门可包括：xor门，被配置为执行所述msb与所述有符号数据之间的xor运算。
19、所述imc处理器还可包括信号生成器，被配置为生成通过使时钟信号反相来启用所述多个三态逻辑电路的启用信号。
20、所述多个1位华莱士树可被配置为根据启用信号具有第一逻辑值而进行操作，并且移位加法器可被配置为根据启用信号具有第二逻辑值而进行操作，第二逻辑值与第一逻辑值相反(第一逻辑值的反相)。
21、所述imc处理器可被集成到以下中的至少一个中：移动装置、移动计算装置、移动电话、智能电话、个人数字助理(pda)、固定位置终端、平板计算机、计算机、可穿戴装置、膝上型计算机、服务器、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、全球定位系统(gps)装置、电视(tv)、调谐器、交通工具、交通工具部件、航空电子系统、无人机、多旋翼飞行器或医疗装置。
22、在另一方面，一种操作多位累加器的方法包括：接收单个位输入数据；对输入数据执行以1位为单位的加法运算；基于启用信号输出以1位为单位的加法运算的结果；以及通过对以1位为单位的加法运算的结果进行移位和累加来输出与输入数据对应的多位运算的结果。
23、输出以1位为单位的加法运算的结果的步骤可包括：响应于启用信号具有第一逻辑值，输出高阻抗状态；以及响应于启用信号具有第二逻辑值，将1位华莱士树的加法运算的结本文档来自技高网...
【技术保护点】
1.一种多位累加器，包括：
2.如权利要求1所述的多位累加器，其中，所述多个1位华莱士树中的每个包括包含全加器的加法器阵列，全加器用于加法运算的运算级之中的最终运算级，
3.如权利要求2所述的多位累加器，其中，所述多个三态逻辑电路中的每个被配置为：
4.如权利要求1所述的多位累加器，还包括：逻辑门，逻辑门被配置为响应于所述多位累加器对有符号数据执行有符号运算，执行所述有符号数据与移位加法器的累加运算的结果中的最高有效位(MSB)之间的逻辑运算。
5.如权利要求4所述的多位累加器，其中，逻辑门包括：
6.如权利要求1所述的多位累加器，还包括：
7.如权利要求1所述的多位累加器，其中，所述多个1位华莱士树被配置为根据启用信号具有第一逻辑值而进行操作，并且其中，
8.如权利要求1所述的多位累加器，还包括：
9.如权利要求8所述的多位累加器，其中，所述多个寄存器通过由所述多个三态逻辑电路生成的寄生电容来实现。
10.如权利要求8所述的多位累加器，还包括：乘法器，其中，发送的步骤使所
11.一种存储器内计算(IMC)处理器，包括：
12.如权利要求11所述的IMC处理器，其中，多位累加器包括：
13.如权利要求12所述的IMC处理器，其中，所述多个1位华莱士树中的每个包括：
14.如权利要求12所述的IMC处理器，其中，所述多个三态逻辑电路中的每个被配置为：
15.如权利要求12所述的IMC处理器，还包括：
16.如权利要求15所述的IMC处理器，其中，逻辑门包括：
17.如权利要求12所述的IMC处理器，还包括：
18.如权利要求12所述的IMC处理器，其中，所述多个1位华莱士树中的每个被配置为根据启用信号具有第一逻辑值而进行操作，并且其中，
19.如权利要求11所述的IMC处理器，其中，所述IMC处理器被集成到以下中的至少一个中：移动装置、移动计算装置、移动电话、智能电话、个人数字助理(PDA)、固定位置终端、平板计算机、计算机、可穿戴装置、膝上型计算机、服务器、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、全球定位系统(GPS)装置、电视(TV)、调谐器、交通工具、交通工具部件、航空电子系统、无人机、多旋翼飞行器、或医疗装置。
20.一种操作多位累加器的方法，所述方法包括：
...【技术特征摘要】
【国外来华专利技术】
1.一种多位累加器，包括：
2.如权利要求1所述的多位累加器，其中，所述多个1位华莱士树中的每个包括包含全加器的加法器阵列，全加器用于加法运算的运算级之中的最终运算级，
3.如权利要求2所述的多位累加器，其中，所述多个三态逻辑电路中的每个被配置为：
4.如权利要求1所述的多位累加器，还包括：逻辑门，逻辑门被配置为响应于所述多位累加器对有符号数据执行有符号运算，执行所述有符号数据与移位加法器的累加运算的结果中的最高有效位(msb)之间的逻辑运算。
5.如权利要求4所述的多位累加器，其中，逻辑门包括：
6.如权利要求1所述的多位累加器，还包括：
7.如权利要求1所述的多位累加器，其中，所述多个1位华莱士树被配置为根据启用信号具有第一逻辑值而进行操作，并且其中，
8.如权利要求1所述的多位累加器，还包括：
9.如权利要求8所述的多位累加器，其中，所述多个寄存器通过由所述多个三态逻辑电路生成的寄生电容来实现。
10.如权利要求8所述的多位累加器，还包括：乘法器，其中，发送的步骤使所述多个1位华莱士树能够与乘法器的乘法运算同时地执行加法运算。
11.一种存储器内计算(imc)...
【专利技术属性】
技术研发人员：明成民，昌东真，李宰赫，尹大健，尹石柱，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：
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