【技术实现步骤摘要】
本专利技术涉及一种存算一体逻辑电路设计，尤其是涉及一种数据输入端可扩展的存算一体数据选择器。
技术介绍
1、近年来，随着大数据和人工智能的快速发展，人们对算力的需求急剧上升，这一增速已显著超越了摩尔定律所预测的硬件性能提升速度。另外，采用传统的冯·诺依曼架构的计算机，其处理器与存储器之间是物理分离的，在处理大量数据时会导致大规模数据在处理器和内存之间频繁迁移，导致内存的带宽远远跟不上cpu性能的提升，进而产生“存储墙”；同时，有研究表明，在传统的冯·诺依曼架构下，超过60％以上的能耗被用于数据搬运，而非数据运算，即存在“功耗墙”。“存储墙”和“功耗墙”的存在，进而影响了传统的冯·诺依曼架构的计算机的算力提升，而破解传统的冯·诺依曼架构下的“存储墙”和“功耗墙”的一条有效途径是采用存算一体架构。
2、存算一体的核心是将存储功能与计算功能融合在同一个电路上，由于不需要在计算单元和存储单元之间进行频繁的数据转移，因而极大地降低了数据搬移带来的消耗，大幅提升了计算效率。
3、要实现存算一体功能需要存储介质的支持，目前存储介质主要可分为两大类：一类是易失性存储器，即在断电时会丢失数据；另一类是非易失性存储器，即断电时存储的数据也不会丢失。非易失性存储器包括传统的闪存、阻变存储器rram、磁性存储器mram、相变存储器pcram、铁电晶体管(fefet)等。在这些存储器中，铁电晶体管(fefet)因其低功耗、高开关比和与现有cmos工艺的兼容性而受到特别关注。
4、在数字电路中，数据选择器是一种基本的组合
5、在存算一体技术的探索中，清华大学申请了一项名称为“基于存算一体架构的数据处理方法”的专利技术专利申请，该方法通过稀疏编码处理和负载平衡处理，提升了存算一体架构的运算效率。此外，一些企业如千芯科技正在研究基于rram、mram的大算力存算一体电路设计。
技术实现思路
1、本专利技术所要解决的技术问题是提供一种数据输入端可扩展的存算一体数据选择器，其通过利用铁电晶体管(fefet)、nmos晶体管和反相器实现基本存算一体二选一数据选择器，并在基本存算一体二选一数据选择器的基础上，通过引入2m(m≥1)个nmos晶体管并按照一定规则连接，可以把1个基本存算一体二选一数据选择器功能扩展成(m+1)个基本存算一体二选一数据选择器功能，且所使用的nmos晶体管和反相器数量少，能够节省电路面积。
2、本专利技术解决上述技术问题所采用的技术方案为：一种数据输入端可扩展的存算一体数据选择器，其特征在于由一个基本存算一体二选一数据选择器和若干个扩展数据输入电路构成；所述基本存算一体二选一数据选择器具有第一待选择数据信号输入端、第二待选择数据信号输入端、数据选择控制输入端、第一栅极输入端、第二栅极输入端、输出控制信号输入端、选择器输出端，所述基本存算一体二选一数据选择器包括第一铁电晶体管、第二铁电晶体管、第一nmos晶体管、第二nmos晶体管、第三nmos晶体管、第一反相器、第二反相器，所述第一nmos晶体管的源极与所述第一待选择数据信号输入端相连，所述第一nmos晶体管的栅极与所述数据选择控制输入端相连，所述第一nmos晶体管的漏极与所述第一铁电晶体管的源极相连，所述第一铁电晶体管的栅极与所述第一栅极输入端相连，所述第一铁电晶体管的漏极与所述第二铁电晶体管的漏极相连，所述第二铁电晶体管的栅极与所述第二栅极输入端相连，所述第二铁电晶体管的源极与所述第二nmos晶体管的漏极相连，所述第二nmos晶体管的栅极与所述数据选择控制输入端相连，所述第二nmos晶体管的源极与所述第二待选择数据信号输入端相连，所述第一反相器的输入端同时与所述第一铁电晶体管的漏极和所述第二铁电晶体管的漏极相连，所述第一反相器的输出端与所述第三nmos晶体管的源极相连，所述第三nmos晶体管的栅极与所述输出控制信号输入端相连，所述第三nmos晶体管的漏极与所述第二反相器的输入端相连，所述第二反相器的输出端与所述选择器输出端相连；每个所述扩展数据输入电路用于扩展两个待选择数据信号输入端，并同时增加一个数据选择控制输入端。
3、所述扩展数据输入电路的数量为m，其中，m≥1；第i个所述扩展数据输入电路具有扩展的两个待选择数据信号输入端、增加的一个数据选择控制输入端，第i个所述扩展数据输入电路包括两个nmos晶体管，第1个所述nmos晶体管的源极与扩展的第1个待选择数据信号输入端相连，第1个所述nmos晶体管的栅极与增加的数据选择控制输入端相连，第1个所述nmos晶体管的漏极与所述第一铁电晶体管的源极相连，第2个所述nmos晶体管的漏极与所述第二铁电晶体管的源极相连，第2个所述nmos晶体管的栅极与增加的数据选择控制输入端相连，第2个所述nmos晶体管的源极与扩展的第2个待选择数据信号输入端相连，其中，1≤i≤m。
4、与现有技术相比，本专利技术的优点在于：
5、本专利技术中的两个铁电晶体管、两个反相器以及用于输出控制的nmos晶体管可以实现分时共享，当需要实现k(k≥1)个基本存算一体二选一数据选择器功能时，如果直接采用基本存算一体二选一数据选择器实现，则需要3k个nmos晶体管、2k个n型铁电晶体管和2k个反相器，但如果采用本专利技术的数据输入端可扩展的存算一体数据选择器，只需要2k+1个nmos晶体管、两个铁电晶体管和两个反相器，k越大时，用本专利技术的电路结构所使用的nmos晶体管和反相器数量就节省得越多，进而电路面积就越节省。
本文档来自技高网...【技术保护点】
1.一种数据输入端可扩展的存算一体数据选择器，其特征在于由一个基本存算一体二选一数据选择器和若干个扩展数据输入电路构成；所述基本存算一体二选一数据选择器具有第一待选择数据信号输入端、第二待选择数据信号输入端、数据选择控制输入端、第一栅极输入端、第二栅极输入端、输出控制信号输入端、选择器输出端，所述基本存算一体二选一数据选择器包括第一铁电晶体管、第二铁电晶体管、第一nMOS晶体管、第二nMOS晶体管、第三nMOS晶体管、第一反相器、第二反相器，所述第一nMOS晶体管的源极与所述第一待选择数据信号输入端相连，所述第一nMOS晶体管的栅极与所述数据选择控制输入端相连，所述第一nMOS晶体管的漏极与所述第一铁电晶体管的源极相连，所述第一铁电晶体管的栅极与所述第一栅极输入端相连，所述第一铁电晶体管的漏极与所述第二铁电晶体管的漏极相连，所述第二铁电晶体管的栅极与所述第二栅极输入端相连，所述第二铁电晶体管的源极与所述第二nMOS晶体管的漏极相连，所述第二nMOS晶体管的栅极与所述数据选择控制输入端相连，所述第二nMOS晶体管的源极与所述第二待选择数据信号输入端相连，所述第一反相器的输入端同时与
2.根据权利要求1所述的一种数据输入端可扩展的存算一体数据选择器，其特征在于所述扩展数据输入电路的数量为m，其中，m≥1；第i个所述扩展数据输入电路具有扩展的两个待选择数据信号输入端、增加的一个数据选择控制输入端，第i个所述扩展数据输入电路包括两个nMOS晶体管，第1个所述nMOS晶体管的源极与扩展的第1个待选择数据信号输入端相连，第1个所述nMOS晶体管的栅极与增加的数据选择控制输入端相连，第1个所述nMOS晶体管的漏极与所述第一铁电晶体管的源极相连，第2个所述nMOS晶体管的漏极与所述第二铁电晶体管的源极相连，第2个所述nMOS晶体管的栅极与增加的数据选择控制输入端相连，第2个所述nMOS晶体管的源极与扩展的第2个待选择数据信号输入端相连，其中，1≤i≤m。
...【技术特征摘要】
1.一种数据输入端可扩展的存算一体数据选择器，其特征在于由一个基本存算一体二选一数据选择器和若干个扩展数据输入电路构成；所述基本存算一体二选一数据选择器具有第一待选择数据信号输入端、第二待选择数据信号输入端、数据选择控制输入端、第一栅极输入端、第二栅极输入端、输出控制信号输入端、选择器输出端，所述基本存算一体二选一数据选择器包括第一铁电晶体管、第二铁电晶体管、第一nmos晶体管、第二nmos晶体管、第三nmos晶体管、第一反相器、第二反相器，所述第一nmos晶体管的源极与所述第一待选择数据信号输入端相连，所述第一nmos晶体管的栅极与所述数据选择控制输入端相连，所述第一nmos晶体管的漏极与所述第一铁电晶体管的源极相连，所述第一铁电晶体管的栅极与所述第一栅极输入端相连，所述第一铁电晶体管的漏极与所述第二铁电晶体管的漏极相连，所述第二铁电晶体管的栅极与所述第二栅极输入端相连，所述第二铁电晶体管的源极与所述第二nmos晶体管的漏极相连，所述第二nmos晶体管的栅极与所述数据选择控制输入端相连，所述第二nmos晶体管的源极与所述第二待选择数据信号输入端相连，所述第一反相器的输入端同时与所述第一铁电晶体管的漏极和所述...
【专利技术属性】
技术研发人员：吴乾火，王伦耀，查晓婧，储著飞，夏银水，
申请(专利权)人：宁波大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。