System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 半导体存储装置、及半导体存储装置的制造方法制造方法及图纸_技高网

半导体存储装置、及半导体存储装置的制造方法制造方法及图纸

技术编号:44776650 阅读:5 留言:0更新日期:2025-03-26 12:54
本发明专利技术提供一种半导体存储装置、及半导体存储装置的制造方法,其能够减少层的挠曲及倾斜且抑制耐压性能降低。实施方式的半导体存储装置具备:第1积层体,将第1导电层与第1绝缘层交替地逐层积层,包含将第1导电层加工成阶梯状的第1阶梯部;第1层间绝缘膜,覆盖所述第1阶梯部;第2积层体,设置在第1积层体的上方,将第2导电层与第2绝缘层交替地逐层积层,包含将第2导电层加工成阶梯状的第2阶梯部;第2层间绝缘膜,覆盖第2阶梯部;第1及第2板状部,分别沿积层方向贯通第1及第2积层体;以及第1及第2架桥部,分别配置在第1及第2板状部的上端部,分别在两侧连接第1及第2层间绝缘膜;且第1及第2架桥部的下端部位于比第1及第2积层体的每一个中的最上层的第1及第2导电层上方的位置。

【技术实现步骤摘要】

本专利技术的实施方式涉及一种半导体存储装置、及半导体存储装置的制造方法


技术介绍

1、例如,在3维非易失性存储器等半导体存储装置中,存在具有将多个导电层与多个绝缘层交替地逐层积层的积层体的装置。这种积层体通过在分别由不同材料形成的绝缘层及牺牲层形成槽部,使处理液从槽部浸透,将牺牲层置换为导电层而形成的。

2、然而,在形成这种半导体存储装置的工艺的过程中,有时会产生起因于各种材料中产生的应力的层的挠曲及倾斜。为了减少这种挠曲及倾斜,有时在槽部的上部形成能够支撑两侧材料的架桥部。积层体的积层数越增加,层内产生的应力越大,因此要求架桥部的厚膜化。

3、但是,如果将架桥部厚膜化到形成导电层的深度,那么在将牺牲层置换为导电层时,有引起导电层的形成不良的情况。结果,在槽部内形成的金属层与导电层之间的距离变短,有时耐压性能降低。


技术实现思路

1、一个实施方式提供一种能够减少层的挠曲及倾斜,且抑制耐压性能降低的半导体存储装置、及半导体存储装置的制造方法。

2、实施方式的半导体存储装置具备:第1积层体,将多个第1导电层与多个第1绝缘层交替地逐层积层,包含将所述多个第1导电层加工成在与所述第1导电层的积层方向交叉的第1方向上延伸的阶梯状的第1阶梯部;第1层间绝缘膜,覆盖所述第1阶梯部;第2积层体,设置在所述第1积层体的上方,将多个第2导电层与多个第2绝缘层交替地逐层积层,包含将所述多个第2导电层加工成与所述第1阶梯部在所述第1方向上连续的阶梯状的第2阶梯部;第2层间绝缘膜,覆盖所述第2阶梯部;第1板状部,沿着所述第1方向延伸,且沿所述积层方向贯通所述第1积层体;第2板状部,沿着所述第1方向延伸,且沿所述积层方向贯通所述第2积层体并与所述第1板状部的上端部连接;第1架桥部,配置在所述第1板状部的上端部,在所述第1板状部的两侧连接第1层间绝缘膜;及第2架桥部,配置在所述第2板状部的上端部,在所述第2板状部的两侧连接所述第2层间绝缘膜;且所述第1及第2架桥部的下端部位于比所述第1及第2积层体的每一个中的最上层的所述第1及第2导电层上方的位置。

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【技术保护点】

1.一种半导体存储装置,具备:

2.根据权利要求1所述的半导体存储装置,其中

3.根据权利要求2所述的半导体存储装置,其中

4.根据权利要求3所述的半导体存储装置,其中

5.根据权利要求3所述的半导体存储装置,其中

6.根据权利要求1所述的半导体存储装置,其中

7.根据权利要求1所述的半导体存储装置,其中

8.根据权利要求4所述的半导体存储装置,其中

9.一种半导体存储装置,具备:

10.一种半导体存储装置的制造方法,所述方法

【技术特征摘要】

1.一种半导体存储装置,具备:

2.根据权利要求1所述的半导体存储装置,其中

3.根据权利要求2所述的半导体存储装置,其中

4.根据权利要求3所述的半导体存储装置,其中

5.根据权利要求3所述的半导体存储装置,其中

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【专利技术属性】
技术研发人员:西村肇伦竹内阳介
申请(专利权)人:铠侠股份有限公司
类型:发明
国别省市:

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