【技术实现步骤摘要】
本专利技术涉及半导体，特别是涉及一种改良的金属氧化物半导体(mos)电容结构。
技术介绍
1、mos电容是由半导体基底、绝缘薄膜和栅极所构成。在现有技术中，mos电容制作工艺通常需要利用专用于mos电容的硬屏蔽搭配两次的p型阱离子注入和一次的反掺杂(counter dope)离子注入，导致制作工艺成本较高以及较差的时间相关介电层击穿(timedependent dielectric breakdown，tddb)。
技术实现思路
1、本专利技术的主要目的在于提供一种改良的mos电容结构，以解决现有技术的不足或缺点。
2、本专利技术一方面提供一种金属氧化物半导体(mos)电容结构，包含：一基底，具有第一导电型；一第一沟槽隔离结构，设置于该基底中并包围该基底的主动区；一源极区，设置于该主动区中；一漏极区，设置于该主动区中并与该源极区间隔开，其中该源极区和该漏极区具有第二导电型；一通道区，设置于该源极区和该漏极区之间；一反掺杂区，设置于该通道区中，其中该反掺杂区具有该第二导电型；一深离子阱，设置于该通道区下方的该基底中，其中该深离子阱具有第二导电型；一第一半导体区，设置于该深离子阱与该反掺杂区之间且位于反掺杂区正下方；一栅极，设置于该通道区上方；以及一栅极介电层，设置于该栅极与该通道区之间，其中，该第一半导体区的掺杂浓度低于该深离子阱的掺杂浓度。
3、根据本专利技术实施例，该第一半导体区具有第一导电型的掺质和第二导电型的掺质。
4、根据本专利技术实施例
5、根据本专利技术实施例，所述mos电容结构还包含：一轻掺杂漏极(ldd)区，设置于该间隙壁正下方的该基底中，其中，该ldd区具有该第二导电型。
6、根据本专利技术实施例，该反掺杂区与该ldd区重叠。
7、根据本专利技术实施例，该反掺杂区与该ldd区、该源极区和该漏极区重叠。
8、根据本专利技术实施例，所述mos电容结构还包含：一第二沟槽隔离结构，设置于该基底中并围绕该第一沟槽隔离结构；以及一第一拾取掺杂区，设置于该第一沟槽隔离结构与该第二沟槽隔离结构之间的该基底中，其中，该第一拾取掺杂区具有该第一导电型。
9、根据本专利技术实施例，所述mos电容结构还包含：一第三沟槽隔离结构，设置于该基底中并围绕该第二沟槽隔离结构；一第二拾取掺杂区，设置于该第二沟槽隔离结构与该第三沟槽隔离结构之间的该基底中，其中，该第二拾取掺杂区具有该第二导电型；以及一离子阱，设置于该第二拾取掺杂区与该深离子阱之间的该基底中，其中，该离子阱具有该第二导电型。
10、根据本专利技术实施例，该深离子阱与该源极区之间以及该深离子阱与该漏极区之间设置有一第二半导体区。
11、根据本专利技术实施例，该第一导电型为p型，该第二导电型为n型。
12、本专利技术另一方面提供一种金属氧化物半导体(mos)电容结构，包含：一基底，具有第一导电型；一第一沟槽隔离结构，设置于该基底中并包围该基底的主动区；一源极区，设置于该主动区中；一漏极区，设置于该主动区中并与该源极区间隔开，其中，该源极区和该漏极区具有第二导电型；一通道区，设置于该源极区和该漏极区之间；一反掺杂区，设置于该通道区中，其中该反掺杂区具有该第二导电型；一深离子阱，设置于该通道区正下方的该基底中，其中深离子阱具有第二导电型；一第一半导体区，位于该深离子阱和该反掺杂区之间；一第二半导体区，设置于该基底中的该源极区与该深离子阱之间以及该漏极区与该深离子阱之间，其中，该第二半导体区围绕该第一半导体区，其中，该第二半导体区的掺杂浓度高于该第一半导体区的掺杂浓度；一栅极，设置于该通道区上方；以及一栅极介电层，设置于该栅极与该通道区之间，其中，该第一半导体区的掺杂浓度低于该深离子阱的掺杂浓度。
13、根据本专利技术实施例，该第一半导体区具有该第一导电型的掺质和该第二导电型的掺质。
14、根据本专利技术实施例，所述mos电容结构还包含：一间隙壁，设置于该栅极的侧壁上。
15、根据本专利技术实施例，所述mos电容结构还包含：一轻掺杂漏极(ldd)区，设置于该间隙壁正下方的该基底中，其中，该ldd区具有该第二导电型。
16、根据本专利技术实施例，该反掺杂区与该ldd区重叠。
17、根据本专利技术实施例，该反掺杂区与该ldd区、该源极区和该漏极区重叠。
18、根据本专利技术实施例，所述mos电容结构还包含：一第二沟槽隔离结构，设置于该基底中并围绕该第一沟槽隔离结构；以及一第一拾取掺杂区，设置于该第一沟槽隔离结构和该第二沟槽隔离结构之间的该基底中，其中，该第一拾取掺杂区具有该第一导电型，其中，该第二半导体区设置于该第一拾取掺杂区和该深离子阱之间。
19、根据本专利技术实施例，所述mos电容结构还包含：一第三沟槽隔离结构，设置于该基底中并围绕该第二沟槽隔离结构；一第二拾取掺杂区，设置于该第二沟槽隔离结构与该第三沟槽隔离结构之间的该基底中，其中，该第二拾取掺杂区具有该第二导电型；以及一离子阱，设置于该第二拾取掺杂区与该深离子阱之间的该基底中，其中，该离子阱具有该第二导电型。
20、根据本专利技术实施例，该第二半导体区与该离子阱邻接。
21、根据本专利技术实施例，该第一导电型为p型，该第二导电型为n型。
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1.一种金属氧化物半导体电容结构，包含：
2.如权利要求1所述的金属氧化物半导体电容结构，其中，该第一半导体区具有第一导电型的掺质和第二导电型的掺质。
3.如权利要求1所述的金属氧化物半导体电容结构，其中，还包含：
4.如权利要求3所述的金属氧化物半导体电容结构，其中，还包含：
5.如权利要求4所述的金属氧化物半导体电容结构，其中，该反掺杂区与该轻掺杂漏极区重叠。
6.如权利要求4所述的金属氧化物半导体电容结构，其中，该反掺杂区与该轻掺杂漏极区、该源极区和该漏极区重叠。
7.如权利要求1所述的金属氧化物半导体电容结构，其中，还包含：
8.如权利要求7所述的金属氧化物半导体电容结构，其中，还包含：
9.如权利要求1所述的金属氧化物半导体电容结构，其中，该深离子阱与该源极区之间以及该深离子阱与该漏极区之间设置有第二半导体区。
10.如权利要求1所述的金属氧化物半导体电容结构，其中，该第一导电型为P型，该第二导电型为N型。
11.一种金属氧化物半导体电容结构，包含：<...
【技术特征摘要】
1.一种金属氧化物半导体电容结构，包含：
2.如权利要求1所述的金属氧化物半导体电容结构，其中，该第一半导体区具有第一导电型的掺质和第二导电型的掺质。
3.如权利要求1所述的金属氧化物半导体电容结构，其中，还包含：
4.如权利要求3所述的金属氧化物半导体电容结构，其中，还包含：
5.如权利要求4所述的金属氧化物半导体电容结构，其中，该反掺杂区与该轻掺杂漏极区重叠。
6.如权利要求4所述的金属氧化物半导体电容结构，其中，该反掺杂区与该轻掺杂漏极区、该源极区和该漏极区重叠。
7.如权利要求1所述的金属氧化物半导体电容结构，其中，还包含：
8.如权利要求7所述的金属氧化物半导体电容结构，其中，还包含：
9.如权利要求1所述的金属氧化物半导体电容结构，其中，该深离子阱与该源极区之间以及该深离子阱与该漏极区之间设置有第二半导体区。
10.如权利要求1所述的金属氧化物半导体电容结构，其中，该第一导电型为p型，该第二导电型为n型。
【专利技术属性】
技术研发人员：陈品岑，周玲君，李坤宪，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：
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