【技术实现步骤摘要】
本专利技术有关于耦接于快闪存储器控制器的主装置。
技术介绍
1、在目前符合通用快闪存储器储存(universal flash storage，ufs)标准的快闪存储器控制器中，为了测试出快闪存储器控制器在处理多笔命令时的表现，会透过主装置发送多笔命令至快闪存储器控制器，以观察快闪存储器控制器在处理这些命令时的特性。然而，由于目前主装置的软体架构无法快速传送大量的命令至快闪存储器控制器，故无法有效地测试出快闪存储器控制器在处理多笔命令上的极限。
技术实现思路
1、因此，本专利技术提出了一种命令处理方法，其可以让主装置快速地发送大量命令至快闪存储器控制器来进行处理，以解决先前技术中所述的问题。
2、在本专利技术的一实施例中，揭露了一种耦接于一记忆装置的主装置，其中该记忆装置包含了一快闪存储器控制器以及一快闪存储器模块，且该主装置包含有一处理器，且该处理器执行以下操作：(a)在一存储器中设置多个传输请求描述单元；(b)将多个命令描述单元依序写入至该存储器中，其中该多个命令描述单元的数量大于该多个传输请求描述单元的数量；(c)依序且循环地自该多个传输请求描述单元中选择一传输请求描述单元，且依序而不重复地决定出一命令描述单元；(d)根据该命令描述单元来修改该传输请求描述单元；(e)读取该传输请求描述单元的内容以将该命令描述单元中的一命令传送至该记忆装置；以及(f)判断是否已经处理到该多个命令描述单元中的最后一个命令描述单元，若否，流程回到步骤(c)，并依序执行步骤(c)～(f)。
3、在本专利技术的一实施例中，揭露了一种电子装置，其包含有一记忆装置与一主装置，其中该记忆装置包含有一快闪存储器控制器及一快闪存储器模块，以及该主装置包含有一处理器，且该处理器执行以下操作：(a)在一存储器中设置多个传输请求描述单元；(b)将多个命令描述单元依序写入至该存储器中，其中该多个命令描述单元的数量大于该多个传输请求描述单元的数量；(c)依序且循环地自该多个传输请求描述单元中选择一传输请求描述单元，且依序而不重复地决定出一命令描述单元；(d)根据该命令描述单元来修改该传输请求描述单元；(e)读取该传输请求描述单元的内容以将该命令描述单元中的一命令传送至该记忆装置；以及(f)判断是否已经处理到该多个命令描述单元中的最后一个命令描述单元，若否，流程回到步骤(c)，并依序执行步骤(c)～(f)。
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1.一种耦接于一记忆装置的主装置，其中该记忆装置包含了一快闪存储器控制器以及一快闪存储器模块，且该主装置包含有一处理器，且该处理器执行以下操作：
2.如权利要求1所述的主装置，其特征在于，该多个传输请求描述单元中的每一个传输请求描述单元为一通用快闪存储器储存传输协议层传输请求描述单元(Universal flashstorage(UFS)transport protocol layer transport request descriptor，UTRD)，且该多个命令描述单元中的每一个命令描述单元为一通用快闪存储器储存传输协议层命令描述单元((UFS transport protocol(UTP)command descriptor，UCD)。
3.如权利要求2所述的主装置，其特征在于，该多个命令描述单元中每一个命令描述单元都包含一命令UFS协议讯息单元(UFS Protocol Information Unit，UPIU)、一回应UPIU及一实体区域描述表(Physical Region Description Table，PRDT)。
4.
5.如权利要求1所述的主装置，其特征在于，于步骤(d)中当该记忆装置执行该命令之后会传送一回应讯息并写入至该UCD，以及当步骤(f)中判断已经处理到该多个UCD中的最后一个UCD，则该处理器另执行以下操作：
6.一种电子装置，包含有：
7.如权利要求6所述的电子装置，其特征在于，该多个传输请求描述单元中的每一个传输请求描述单元为一通用快闪存储器储存传输协议层传输请求描述单元(Universalflash storage(UFS)transport protocol layer transport request descriptor，UTRD)，且该多个命令描述单元中的每一个命令描述单元为一通用快闪存储器储存传输协议层命令描述单元((UFS transport protocol(UTP)command descriptor，UCD)。
8.如权利要求7所述的电子装置，其特征在于，该多个命令描述单元中每一个命令描述单元都包含一命令UFS协议讯息单元(UFS Protocol Information Unit，UPIU)、一回应UPIU及一实体区域描述表(Physical Region Description Table，PRDT)。
9.如权利要求8所述的电子装置，其特征在于，步骤(d)中当该记忆装置执行该命令之后会传送一回应讯息并写入至该UCD的该回应UPIU，且在执行步骤(a)～(f)的过程中该处理器不会参考该UCD之该回应UPIU的内容。
10.如权利要求6所述的电子装置，其特征在于，于步骤(d)中当该记忆装置执行该命令之后会传送一回应讯息并写入至该UCD，以及当步骤(f)中判断已经处理到该多个UCD中的最后一个UCD，则该处理器另执行以下操作：
...【技术特征摘要】
1.一种耦接于一记忆装置的主装置，其中该记忆装置包含了一快闪存储器控制器以及一快闪存储器模块，且该主装置包含有一处理器，且该处理器执行以下操作：
2.如权利要求1所述的主装置，其特征在于，该多个传输请求描述单元中的每一个传输请求描述单元为一通用快闪存储器储存传输协议层传输请求描述单元(universal flashstorage(ufs)transport protocol layer transport request descriptor，utrd)，且该多个命令描述单元中的每一个命令描述单元为一通用快闪存储器储存传输协议层命令描述单元((ufs transport protocol(utp)command descriptor，ucd)。
3.如权利要求2所述的主装置，其特征在于，该多个命令描述单元中每一个命令描述单元都包含一命令ufs协议讯息单元(ufs protocol information unit，upiu)、一回应upiu及一实体区域描述表(physical region description table，prdt)。
4.如权利要求3所述的主装置，其特征在于，于步骤(d)中当该记忆装置执行该命令之后会传送一回应讯息并写入至该ucd的该回应upiu，且在执行步骤(a)～(f)的过程中该处理器不会参考该ucd之该回应upiu的内容。
5.如权利要求1所述的主装置，其特征在于，于步骤(d)中当该记忆装置执行该命令之后会传送一回应讯息并写入至该ucd，以及当步骤(f)中判断已经处理到该多个uc...
【专利技术属性】
技术研发人员：李薇雅，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：
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