【技术实现步骤摘要】
本专利技术属于数字集成电路设计，特别是涉及一种标准单元存储器及芯片。
技术介绍
1、随着物联网应用的发展，对芯片低功耗的应用需求不断增加，超低工作电压设计成为一类新兴的低功耗设计方案，通过降低工作电压来降低芯片功耗。常见的字线充放电结构的静态随机存取存储器(sram)，因最低工作电压高于其他数字电路，无法更进一步降低工作电压。为了解决该技术问题，提出了基于标准单元设计的存储器，即，标准单元存储器(scm)；相比常规sram类设计，scm可基于标准逻辑工艺设计，能够提供更低工作电压和更低功耗；但是，随着设计容量增大，信号负载增大，导致动态功耗增大，不利于实现低功耗。
2、应该注意，上面对技术背景的介绍只是为了方便对本专利技术的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本专利技术的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种标准单元存储器及芯片，用于解决现有标准单元存储器随着设计容量增大存在动态功耗增大的问题。
2、为实现上述目的及其他相关目的，本专利技术提供一种标准单元存储器，所述标准单元存储器包括：
3、输入锁存模块，用于在时钟信号的有效跳变沿分别对源使能信号、地址信号和数据信号进行锁存后输出；
4、地址译码控制模块，接收所述源使能信号和所述地址信号，并基于所述源使能信号和所述地址信号生成写入使
5、数据存储模块，包括若干第一存储单元和若干第二存储单元，两者基于棋盘格图形排布成存储阵列，同一行中各存储单元的使能端经外部反相器级联并接收相应行选写使能位，同一列中各存储单元的数据端经内部反相器级联并接收所述数据信号中的相应数据位，以基于相应行选写使能位将所述数据信号中的各数据位分别存储至相应行的各存储单元中，其中，所述第一存储单元和所述第二存储单元的存储控制方式相反；
6、数据读出模块，包括若干列读出单元，与所述存储阵列中的各列一一对应，各列读出单元接收所述读出使能信号，并在所述读出使能信号的控制下，通过分层读出方式读取相应行的各存储单元中的数据位。
7、可选地，所述地址译码控制模块包括：
8、地址译码单元，接收所述地址信号，并对所述地址信号进行译码生成所述读出使能信号，其中，所述读出使能信号包括若干行选读使能位；
9、写入使能单元，包括若干第一使能生成部和若干第二使能生成部，两者按行间隔排布并执行相反逻辑运算；各使能生成部与各行选读使能位一一对应并接收所述源使能信号，以通过对所述源使能信号和相应行选读使能位执行相应逻辑运算生成相应行选写使能位。
10、可选地，所述地址译码单元包括热码译码器。
11、可选地，偶数行的行选写使能位的有效电位为高电位，奇数行的行选写使能位的有效电位为低电位；其中，所述第一使能生成部包括二输入与门，所述第二使能生成部包括二输入与非门。
12、可选地，所述第一存储单元基于与或非单元实现，所述第二存储单元基于或与非单元实现；其中，所述第一存储单元在使能端接高电位时进行数据存储，所述第二存储单元在使能端接低电位时进行数据存储。
13、可选地，所述第一存储单元包括第一与或非单元、第二与或非单元和第一内部反相器；所述第一与或非单元的第一输入端经所述第一内部反相器连接所述第二与或非单元的第一输入端并作为所述第一存储单元的第一数据端，所述第一与或非单元的第二输入端连接所述第二与或非单元的第二输入端并作为所述第一存储单元的使能端，所述第一与或非单元的第三输入端连接所述第二与或非单元的输出端，所述第一与或非单元的输出端作为所述第一存储单元的第一输出端，所述第二与或非单元的第一输入端作为所述第一存储单元的第二数据端，所述第二与或非单元的第三输入端连接所述第一与或非单元的输出端，所述第二与或非单元的输出端作为所述第一存储单元的第二输出端。
14、可选地，所述第二存储单元包括第一或与非单元、第二或与非单元和第二内部反相器；所述第一或与非单元的第一输入端经所述第二内部反相器连接所述第二或与非单元的第一输入端并作为所述第二存储单元的第一数据端，所述第一或与非单元的第二输入端连接所述第二或与非单元的第二输入端并作为所述第二存储单元的使能端，所述第一或与非单元的第三输入端连接所述第二或与非单元的输出端，所述第一或与非单元的输出端作为所述第二存储单元的第一输出端，所述第二或与非单元的第一输入端作为所述第二存储单元的第二数据端，所述第二或与非单元的第三输入端连接所述第一或与非单元的输出端，所述第二或与非单元的输出端作为所述第二存储单元的第二输出端。
15、可选地，偶数列的各存储单元和奇数列的各存储单元的输出方式相反，其中，偶数列的各存储单元采用正值输出方式，奇数列的各存储单元采用反值输出方式；正值输出方式中，所述第一存储单元的第一输出端作为反相输出端且第二输出端作为正相输出端，所述第二存储单元的第一输出端作为正相输出端且第二输出端作为反相输出端；反值输出方式中，所述第一存储单元的第一输出端作为正相输出端且第二输出端作为反相输出端，所述第二存储单元的第一输出端作为反相输出端且第二输出端作为正相输出端。
16、可选地，所述列读出单元包括起始层级读出部、至少一个偶数层级读出部和至少一个奇数层级读出部，各层级读出部级联，并且，所述偶数层级读出部和所述奇数层级读出部间隔设置；其中，所述列读出单元的分层级数由所述读出使能信号的位宽决定。
17、可选地，所述起始层级读出部包括第一组合逻辑单元和第二组合逻辑单元中的至少一种，所述第一组合逻辑单元包括两个二输入与门和一个二输入或非门，所述第二组合逻辑单元包括三个二输入与门和一个三输入或非门，其中，各组合逻辑单元的个数由所述起始层级读出部的输入位宽决定。
18、可选地，所述偶数层级读出部包括二输入或非门、三输入或非门和四输入或非门中的至少一种，其中，各或非门的个数由所述偶数层级读出部的输入位宽决定。
19、可选地，所述奇数层级读出部包括二输入与非门、三输入与非门和四输入与非门中的至少一种，其中，各与非门的个数由所述奇数层级读出部的输入位宽决定。
20、可选地，所述列读出单元的分层级数为奇数时，所述列读出单元从相应列的各存储单元的反相输出端读取相应数据位；所述列读出单元的分层级数为偶数时，所述列读出单元从相应列的各存储单元的正相输出端读取相应数据位。
21、本专利技术还提供一种芯片，所述芯片包括：如上任意一项所述的标准单元存储器。
22、如上所述，本专利技术的标准单元存储器及芯片，通过输入锁存模块、地址译码控制模块、数据存储模块和数据读出模块的设计，利用棋盘格方式进行数据存储并采用级联反相器方式本文档来自技高网...
【技术保护点】
1.一种标准单元存储器，其特征在于，所述标准单元存储器包括：
2.根据权利要求1所述的标准单元存储器，其特征在于，所述地址译码控制模块包括：
3.根据权利要求2所述的标准单元存储器，其特征在于，所述地址译码单元包括热码译码器。
4.根据权利要求2所述的标准单元存储器，其特征在于，偶数行的行选写使能位的有效电位为高电位，奇数行的行选写使能位的有效电位为低电位；其中，所述第一使能生成部包括二输入与门，所述第二使能生成部包括二输入与非门。
5.根据权利要求1～4任意一项所述的标准单元存储器，其特征在于，所述第一存储单元基于与或非单元实现，所述第二存储单元基于或与非单元实现；其中，所述第一存储单元在使能端接高电位时进行数据存储，所述第二存储单元在使能端接低电位时进行数据存储。
6.根据权利要求5所述的标准单元存储器，其特征在于，所述第一存储单元包括第一与或非单元、第二与或非单元和第一内部反相器；所述第一与或非单元的第一输入端经所述第一内部反相器连接所述第二与或非单元的第一输入端并作为所述第一存储单元的第一数据端，所述第一与或非单
7.根据权利要求5所述的标准单元存储器，其特征在于，所述第二存储单元包括第一或与非单元、第二或与非单元和第二内部反相器；所述第一或与非单元的第一输入端经所述第二内部反相器连接所述第二或与非单元的第一输入端并作为所述第二存储单元的第一数据端，所述第一或与非单元的第二输入端连接所述第二或与非单元的第二输入端并作为所述第二存储单元的使能端，所述第一或与非单元的第三输入端连接所述第二或与非单元的输出端，所述第一或与非单元的输出端作为所述第二存储单元的第一输出端，所述第二或与非单元的第一输入端作为所述第二存储单元的第二数据端，所述第二或与非单元的第三输入端连接所述第一或与非单元的输出端，所述第二或与非单元的输出端作为所述第二存储单元的第二输出端。
8.根据权利要求5所述的标准单元存储器，其特征在于，偶数列的各存储单元和奇数列的各存储单元的输出方式相反，其中，偶数列的各存储单元采用正值输出方式，奇数列的各存储单元采用反值输出方式；正值输出方式中，所述第一存储单元的第一输出端作为反相输出端且第二输出端作为正相输出端，所述第二存储单元的第一输出端作为正相输出端且第二输出端作为反相输出端；反值输出方式中，所述第一存储单元的第一输出端作为正相输出端且第二输出端作为反相输出端，所述第二存储单元的第一输出端作为反相输出端且第二输出端作为正相输出端。
9.根据权利要求1所述的标准单元存储器，其特征在于，所述列读出单元包括起始层级读出部、至少一个偶数层级读出部和至少一个奇数层级读出部，各层级读出部级联，并且，所述偶数层级读出部和所述奇数层级读出部间隔设置；其中，所述列读出单元的分层级数由所述读出使能信号的位宽决定。
10.根据权利要求9所述的标准单元存储器，其特征在于，所述起始层级读出部包括第一组合逻辑单元和第二组合逻辑单元中的至少一种，所述第一组合逻辑单元包括两个二输入与门和一个二输入或非门，所述第二组合逻辑单元包括三个二输入与门和一个三输入或非门，其中，各组合逻辑单元的个数由所述起始层级读出部的输入位宽决定。
11.根据权利要求9所述的标准单元存储器，其特征在于，所述偶数层级读出部包括二输入或非门、三输入或非门和四输入或非门中的至少一种，其中，各或非门的个数由所述偶数层级读出部的输入位宽决定。
12.根据权利要求9所述的标准单元存储器，其特征在于，所述奇数层级读出部包括二输入与非门、三输入与非门和四输入与非门中的至少一种，其中，各与非门的个数由所述奇数层级读出部的输入位宽决定。
13.根据权利要求9～12任意一项所述的标准单元存储器，其特征在于，所述列读出单元的分层级数为奇数时，所述列读出单元从相应列的各存储单元的反相输出端读取相应数据位；所述列读出单元的分层级数为偶数时，所述列读出单元从相应列的各存储单元的正相输出端读取相应数据位。
14.一种芯片，其特征在于，所述芯片包括：如权利要求1～13任意一项所述的标准单元存储器。
...【技术特征摘要】
1.一种标准单元存储器，其特征在于，所述标准单元存储器包括：
2.根据权利要求1所述的标准单元存储器，其特征在于，所述地址译码控制模块包括：
3.根据权利要求2所述的标准单元存储器，其特征在于，所述地址译码单元包括热码译码器。
4.根据权利要求2所述的标准单元存储器，其特征在于，偶数行的行选写使能位的有效电位为高电位，奇数行的行选写使能位的有效电位为低电位；其中，所述第一使能生成部包括二输入与门，所述第二使能生成部包括二输入与非门。
5.根据权利要求1～4任意一项所述的标准单元存储器，其特征在于，所述第一存储单元基于与或非单元实现，所述第二存储单元基于或与非单元实现；其中，所述第一存储单元在使能端接高电位时进行数据存储，所述第二存储单元在使能端接低电位时进行数据存储。
6.根据权利要求5所述的标准单元存储器，其特征在于，所述第一存储单元包括第一与或非单元、第二与或非单元和第一内部反相器；所述第一与或非单元的第一输入端经所述第一内部反相器连接所述第二与或非单元的第一输入端并作为所述第一存储单元的第一数据端，所述第一与或非单元的第二输入端连接所述第二与或非单元的第二输入端并作为所述第一存储单元的使能端，所述第一与或非单元的第三输入端连接所述第二与或非单元的输出端，所述第一与或非单元的输出端作为所述第一存储单元的第一输出端，所述第二与或非单元的第一输入端作为所述第一存储单元的第二数据端，所述第二与或非单元的第三输入端连接所述第一与或非单元的输出端，所述第二与或非单元的输出端作为所述第一存储单元的第二输出端。
7.根据权利要求5所述的标准单元存储器，其特征在于，所述第二存储单元包括第一或与非单元、第二或与非单元和第二内部反相器；所述第一或与非单元的第一输入端经所述第二内部反相器连接所述第二或与非单元的第一输入端并作为所述第二存储单元的第一数据端，所述第一或与非单元的第二输入端连接所述第二或与非单元的第二输入端并作为所述第二存储单元的使能端，所述第一或与非单元的第三输入端连接所述第二或与非单元的输出端，所述第一或与非单元的输出端作为所述第二存储单元的第一输出端，所述第二或与非单元的第一输入端作为所述第二存储单元的第二数据端，所述第二或与非单元的第三输入端连接所述第一或...
【专利技术属性】
技术研发人员：洪亮，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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