【技术实现步骤摘要】
本专利技术涉及编码电路的，尤其是涉及一种用于神经形态芯片的异步可扩展地址事件编码电路。
技术介绍
1、近些年来，得益于与生物系统相似的信息处理方式，神经形态计算得到了越来越广泛的关注。神经形态计算相比传统计算方式所需的能耗更少，因此适用于边缘人工智能应用。神经形态计算中通常使用的算法是脉冲神经网络(spiking neural network,snn)。为了部署这种网络，神经形态芯片中会实现多个用脉冲进行信息传递的人工神经元。地址事件表示协议是一种神经形态芯片中常用的编码和传递脉冲的方式。在这种协议中，芯片核心内部的每个神经元发放的脉冲将会被编码赋予一个独立的地址，这个地址与神经元脉冲通过一条共有的总线向核外输出。另一方面，脉冲的接收方通过一个解码器对总线发来的地址信号进行解码，并将脉冲送到目标神经元中，这样就完成了一次脉冲信息的传递过程。
2、地址事件表示协议的电路实现中，解码器的设计往往比较固定，而编码器却有较多不同的设计方法，进而有较大的优化空间。在近些年的一些神经形态芯片中，地址事件表示的编解码电路占用了芯片整体大约四分之一的面积和五分之一的功耗。另外，优化具有较长关键路径的地址事件编码电路，能提升芯片的实时计算能力。因此，设计低延时、低功耗、低面积的地址事件编码电路是神经形态芯片设计中的一个重要的课题。
3、现有的技术如s.ouyang et al.,"a scalable area-efficient low-delayasynchronous aer circuits design for
技术实现思路
1、本专利技术的目的就是为了提高地址事件编码电路的适用性和可拓展性而提供的一种用于神经形态芯片的异步可扩展地址事件编码电路。
2、本专利技术的目的可以通过以下技术方案来实现：
3、一种用于神经形态芯片的异步可扩展地址事件编码电路，电路包括分层结构，每层结构包括一个或多个可拓展基本单元，每个基本单元的输入为多个脉冲信号，所述基本单元包括输入缓存，控制路径和数据路径，其中控制路径包括合并连接模块和控制与门，数据路径包括掩码仲裁器、编码器和两个触发器，两个触发器为第二触发器和第三触发器，掩码仲裁器包括第一触发器，每个基本单元设有输出地址端和输出脉冲端，所述合并连接模块的一端连接控制与门，另一端连接总线端口和输出脉冲端，所述数据路径的第三触发器的q端连接输出地址端；
4、第k层的最终输出地址端连接第k+1层的地址选择器，第k层的基本单元的输出脉冲端连接第k+1层的基本单元的输入缓存。
5、进一步地，所述输入缓存存储输入的多个脉冲信号。
6、进一步地，所述掩码仲裁器的输入端连接输入缓存的输出端，所述掩码仲裁器的输出端连接编码器的输入端和第二触发器的d端，所述编码器的输出端连接第三触发器的d端。
7、进一步地，所述合并连接模块设有触发信号输出端，所述触发信号输出端连接第一触发器、第二触发器和第三触发器的时钟信号输入端。
8、进一步地，所述第二触发器的q端和输出脉冲端共同连接地址与门的输入端，所述地址与门的输出端连接输入缓存的控制端。
9、进一步地，所述掩码仲裁器包括两个与门阵列、选择器以及第一触发器，所述两个与门阵列为第一与门阵列和第二与门阵列。
10、进一步地，所述第一与门阵列的输入端连接输入缓存的输出端，输入缓存的输出端与第一与门阵列的输出端连接选择器的输入端，选择器的输出端连接掩码生成模块的输入端，所述掩码生成模块的输出端和掩码生成模块的输入端一起输入第二与门阵列，第二与门阵列的输出端连接编码器的输入端，掩码生成模块的输出端还连接第一触发器的d端，第一触发器的q端连接第一与门阵列的输入端。
11、进一步地，所述掩码生成模块输出掩码信号，掩码信号的第0位为0，第n位由掩码信号的第n-1位和掩码生成模块的输入端的信号进行或操作得到，其中n大于等于1。
12、进一步地，第k+1层的基本单元的选择信号输出端连接第k+1层的地址选择器和第k+1层的地址触发器，其中k大于等于1，所述选择信号输出端连接第二与门阵列的输出端。
13、进一步地，第k+1层的基本单元的触发信号输出端连接地址触发器的时钟信号输入端，所述地址触发器的d端连接第k+1层的地址选择器的输出端，地址触发器的q端和第k+1层的基本单元的输出地址端一起连接第k+1层的最终输出地址端。
14、与现有技术相比，本专利技术具有以下有益效果：
15、本专利技术通过提出的分层可拓展地址事件编码电路，设计所有前一层基本单元的输出脉冲作为输入信号送入到后一层的基本单元中，进而转换为整个两层结构的输出脉冲，地址选择器根据后一层的仲裁结果来选择前一层基本单元的输出脉冲地址，这个地址和后一层基本单元的输出脉冲地址一起构成整个两层结构的输出地址这样的层间连接结构，使得编码电路可拓展为任意多层的电路结构，可自定义电路的层数以及每一层的规模，从而能够在面积、功耗和延时等方面满足不同的实际应用要求。
本文档来自技高网...【技术保护点】
1.一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，电路包括分层结构，每层结构包括一个或多个可拓展基本单元，每个基本单元的输入为多个脉冲信号，所述基本单元包括输入缓存，控制路径和数据路径，其中控制路径包括合并连接模块和控制与门，数据路径包括掩码仲裁器、编码器和两个触发器，两个触发器为第二触发器和第三触发器，掩码仲裁器包括第一触发器，每个基本单元设有输出地址端和输出脉冲端，所述合并连接模块的一端连接控制与门，另一端连接总线端口和输出脉冲端，所述数据路径的第三触发器的Q端连接输出地址端；
2.根据权利要求1所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述输入缓存存储输入的多个脉冲信号。
3.根据权利要求2所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述掩码仲裁器的输入端连接输入缓存的输出端，所述掩码仲裁器的输出端连接编码器的输入端和第二触发器的D端，所述编码器的输出端连接第三触发器的D端。
4.根据权利要求3所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述合并连接
5.根据权利要求4所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述第二触发器的Q端和输出脉冲端共同连接地址与门的输入端，所述地址与门的输出端连接输入缓存的控制端。
6.根据权利要求3所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述掩码仲裁器包括两个与门阵列、选择器以及第一触发器，所述两个与门阵列为第一与门阵列和第二与门阵列。
7.根据权利要求6所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述第一与门阵列的输入端连接输入缓存的输出端，输入缓存的输出端与第一与门阵列的输出端连接选择器的输入端，选择器的输出端连接掩码生成模块的输入端，所述掩码生成模块的输出端和掩码生成模块的输入端一起输入第二与门阵列，第二与门阵列的输出端连接编码器的输入端，掩码生成模块的输出端还连接第一触发器的D端，第一触发器的Q端连接第一与门阵列的输入端。
8.根据权利要求7所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述掩码生成模块输出掩码信号，掩码信号的第0位为0，第n位由掩码信号的第n-1位和掩码生成模块的输入端的信号进行或操作得到，其中n大于等于1。
9.根据权利要求8所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，第k+1层的基本单元的选择信号输出端连接第k+1层的地址选择器和第k+1层的地址触发器，其中k大于等于1，所述选择信号输出端连接第二与门阵列的输出端。
10.根据权利要求9所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，第k+1层的基本单元的触发信号输出端连接地址触发器的时钟信号输入端，所述地址触发器的D端连接第k+1层的地址选择器的输出端，地址触发器的Q端和第k+1层的基本单元的输出地址端一起连接第k+1层的最终输出地址端。
...【技术特征摘要】
1.一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，电路包括分层结构，每层结构包括一个或多个可拓展基本单元，每个基本单元的输入为多个脉冲信号，所述基本单元包括输入缓存，控制路径和数据路径，其中控制路径包括合并连接模块和控制与门，数据路径包括掩码仲裁器、编码器和两个触发器，两个触发器为第二触发器和第三触发器，掩码仲裁器包括第一触发器，每个基本单元设有输出地址端和输出脉冲端，所述合并连接模块的一端连接控制与门，另一端连接总线端口和输出脉冲端，所述数据路径的第三触发器的q端连接输出地址端；
2.根据权利要求1所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述输入缓存存储输入的多个脉冲信号。
3.根据权利要求2所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述掩码仲裁器的输入端连接输入缓存的输出端，所述掩码仲裁器的输出端连接编码器的输入端和第二触发器的d端，所述编码器的输出端连接第三触发器的d端。
4.根据权利要求3所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述合并连接模块设有触发信号输出端，所述触发信号输出端连接第一触发器、第二触发器和第三触发器的时钟信号输入端。
5.根据权利要求4所述的一种用于神经形态芯片的异步可扩展地址事件编码电路，其特征在于，所述第二触发器的q端和输出脉冲端共同连接地址与门的输入端，所述地址与门的输出端连接输入缓存的控制端。
6.根据权利要求3所述的一种用于神经形态芯片的异步可扩展地址事...
【专利技术属性】
技术研发人员：张续猛，欧阳思远，周可基，刘琦，刘明，
申请(专利权)人：复旦大学，
类型：发明
国别省市：
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