System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 神经网络硬件部署组件、架构、多芯片神经网络硬件架构制造技术_技高网

神经网络硬件部署组件、架构、多芯片神经网络硬件架构制造技术

技术编号:44593212 阅读:3 留言:0更新日期:2025-03-14 12:51
本发明专利技术实施例涉及一种神经网络硬件部署组件、架构和多芯片神经网络硬件架构,该组件包括N个加速模块、N个数据输入通路和N个数据输出通路;该加速模块包括控制信号输入端口、数据输入端口、数据输出端口和运算单元。本发明专利技术实施例提供的神经网络硬件部署组件以及架构,可以适配各种神经网络结构,通过将神经网络的所有层连接起来,直接部署到硬件上,从而提高神经网络部署的灵活性以及硬件加速器执行任务的效率。

【技术实现步骤摘要】

本专利技术实施例涉及神经网络,尤其涉及一种神经网络硬件部署组件、架构、以及多芯片神经网络硬件架构。


技术介绍

1、神经网络的边缘端部署具有重要意义,尤其那些在不可抗因素下无法连接互联网的移动端智能设备,对神经网络的嵌入式部署需求更为强烈。

2、神经网络由很多“层”连接而成,且“层”之间的连接存在灵活性、多样性特点,主要体现在除了顺序连接之外,还有多层运算结果先整合再送入一层进行加速的结构。不同的“层”连接会构成不同的网络结构,而不同的网络结构对于同一任务的作用效果有很大差别。

3、为适应神经网络结构的灵活性,大多数硬件部署工作通常只在硬件上部署一层网络,然后将网络层按顺序依次部署到这唯一一层硬件结构上分别执行加速运算。具体的,先在硬件结构上部署第一层参数,加载输入数据完成第一层运算;然后在硬件上重新加载第二层参数,加载第二层的输入数据完成第二次运算,以此类推,直到所有层运算完毕才完成一次完整的神经网络运算过程。之后才能进行第二帧输入的神经网络运算。

4、上述方式虽然可以实现各种网络连接结构。对于串连结构而言,当前层的运算结果存储在存储器中,等下一层的参数配置完毕之后,将存储器中的数据作为输入送入加速模块进行下一层的加速运算。对于整合结构而言,将需要连接的层运算结果暂存在存储器中,等到需要执行整合层时,再将外部存储器中存储的前几层的运算结果拼起来作为输入执行一层卷积运算的过程。这种部署方式的缺点也十分明显:第一是换参数所消耗的时间太长;第二是逐层运算导致整个网络都算完才能开启下一帧任务的计算;第三是需要整合的数据将被完整的存储在外部存储器中,卷积层的输入输出特征图数据量极大,会消耗极大的存储空间。总而言之,这种部署方式的效率很低。


技术实现思路

1、基于现有技术的上述情况,本专利技术实施例的目的在于提供一种神经网络硬件部署组件、架构、以及多芯片神经网络硬件架构,利用该组件和架构可以将神经网络的所有层连接起来,直接部署到硬件上,从而提高神经网络硬件加速器执行任务的效率。

2、为达到上述目的,根据本专利技术的第一个方面,提供了一种神经网络硬件部署组件,包括n个加速模块、n个数据输入通路和n个数据输出通路;所述n个数据输入通路用于接收外部输入数据,所述n个数据输出通路与所述n个加速模块一一对应;

3、所述加速模块包括控制信号输入端口、数据输入端口、数据输出端口和运算单元;

4、所述数据输入端口被配置为,根据所述控制信号输入端口接收的配置信号,从所述n个数据输入通路和所述n个加速模块的数据输出端口中选择至少一个数据输入;

5、所述运算单元被配置为,根据预设的第一运算逻辑对所述数据输入端口的输入数据进行运算,得到运算结果数据;

6、所述数据输出端口被配置为,输出所述运算结果数据,并根据所述控制信号输入端口接收的配置信号,选择是否将所述运算结果数据输出至对应的数据输出通路;

7、其中,n为大于等于2的自然数。

8、进一步的,所述加速模块还包括缓存单元,所述缓存单元用于存储数据输入端口的输入数据。

9、进一步的,所述运算单元还被配置为,当所述数据输入端口的输入数据为多个时,对所述多个输入数据进行整合,根据预设的第一运算逻辑对所述整合得到的数据进行运算,得到运算结果数据。

10、进一步的,所述加速模块还包括使能端口,所述使能端口用于根据使能信号控制该加速模块的使能状态。

11、根据本专利技术的第二个方面,提供了一种神经网络硬件部署架构,包括数据输入接口、数据输出接口和m个神经网络硬件部署组件,所述m个神经网络硬件部署组件级联连接;

12、所述m个神经网络硬件部署组件中,第一个神经网络硬件部署组件的数据输入通路连接所述数据输入接口,最后一个神经网络硬件部署组件的数据输出通路连接所述数据输出接口,任意相邻两个神经网络硬件部署组件的数据输入通路和数据输出通路一一对应连接;

13、其中,m为大于等于2的自然数,所述神经网络硬件部署组件包括如本专利技术第一个方面所述的神经网络硬件部署组件。

14、进一步的,还包括总线矩阵控制组件和至少一个跨层存储器组件;

15、所述总线矩阵控制组件用于控制所述架构中任意神经网络硬件部署组件的交互数据在所述至少一个跨层存储器组件中进行存储或读取。进一步的,所述神经网络硬件部署组件还包括跨层数据输入通路;

16、所述跨层存储器组件被配置为,根据所述总线矩阵控制组件的第一控制信息,从所述m个神经网络硬件部署组件的数据输入通路和数据输出通路选择至少一个数据读取并存储;以及,根据所述总线矩阵控制组件的第二控制信息,将所存储的数据输出至所述m个神经网络硬件部署组件的至少一个跨层数据输入通路。

17、进一步的,所述数据输入端口还被配置为,根据所述控制信号输入端口接收的配置信号,从所述n个数据输入通路、跨层数据输入通路以及所述n个加速模块的数据输出端口中选择至少一个数据输入。

18、根据本专利技术的第三个方面,提供了一种多芯片神经网络硬件部署架构,包括至少两个芯片;每个所述芯片包括一组神经网络硬件部署架构、数据接收模块和数据发送模块;所述数据接收模块用于接收外部数据,所述数据发送模块用于向外部输出数据;所述数据接收模块的输出连接所述神经网络硬件部署架构,所述数据发送模块的输入连接所述神经网络硬件部署架构;

19、所述至少两个芯片级联连接,每个芯片的数据发送模块连接后一级芯片的数据接收模块;

20、其中,所述神经网络硬件部署架构包括如本专利技术第二个方面所述的神经网络硬件部署架构。

21、进一步的,所述数据接收模块被配置为,根据所述总线矩阵控制组件的第三控制信息,将所接收的外部数据传输至该神经网络硬件部署架构的数据输入接口和/或任意一个或多个跨层存储器组件;

22、所述数据发送模块被配置为,根据所述总线矩阵控制组件的第四控制信息,将该神经网络硬件部署架构的数据输出接口的数据和/或任意一个或多个跨层存储器组件的数据输出。

23、综上所述,本专利技术实施例提供了一种神经网络硬件部署组件、架构、以及多芯片神经网络硬件架构,该组件包括n个加速模块、n个数据输入通路和n个数据输出通路;该加速模块包括控制信号输入端口、数据输入端口、数据输出端口和运算单元;所述数据输入端口被配置为,根据所述控制信号输入端口接收的配置信号,从所述n个数据输入通路和所述n个加速模块的数据输出端口中选择至少一个数据输入;所述运算单元被配置为,根据预设的第一运算逻辑对所述数据输入端口的输入数据进行运算,得到运算结果数据;所述数据输出端口被配置为,输出所述运算结果数据,并根据所述控制信号输入端口接收的配置信号,选择是否将所述运算结果数据输出至对应的数据输出通路。本专利技术实施例提供的神经网络硬件部署组件以及架构,可以适配各种神经网络结构,通过将神经网络的所有层连接起来,直接部署到硬件上,从而提高神经网本文档来自技高网...

【技术保护点】

1.一种神经网络硬件部署组件,其特征在于,包括N个加速模块、N个数据输入通路和N个数据输出通路;所述N个数据输入通路用于接收外部输入数据,所述N个数据输出通路与所述N个加速模块一一对应;

2.根据权利要求1所述的组件,其特征在于,所述加速模块还包括缓存单元,所述缓存单元用于存储数据输入端口的输入数据。

3.根据权利要求2所述的组件,其特征在于,所述运算单元还被配置为,当所述数据输入端口的输入数据为多个时,对所述多个输入数据进行整合,根据预设的第一运算逻辑对所述整合得到的数据进行运算,得到运算结果数据。

4.根据权利要求1-3中任意一项所述的组件,其特征在于,所述加速模块还包括使能端口,所述使能端口用于根据使能信号控制该加速模块的使能状态。

5.一种神经网络硬件部署架构,其特征在于,包括数据输入接口、数据输出接口和M个神经网络硬件部署组件,所述M个神经网络硬件部署组件级联连接;

6.根据权利要求5所述的架构,其特征在于,还包括总线矩阵控制组件和至少一个跨层存储器组件;

7.根据权利要求6所述的架构,其特征在于,所述神经网络硬件部署组件还包括跨层数据输入通路;

8.根据权利要求7所述的架构,其特征在于,所述数据输入端口还被配置为,根据所述控制信号输入端口接收的配置信号,从所述N个数据输入通路、跨层数据输入通路以及所述N个加速模块的数据输出端口中选择至少一个数据输入。

9.一种多芯片神经网络硬件部署架构,其特征在于,包括至少两个芯片;每个所述芯片包括一组神经网络硬件部署架构、数据接收模块和数据发送模块;所述数据接收模块用于接收外部数据,所述数据发送模块用于向外部输出数据;所述数据接收模块的输出连接所述神经网络硬件部署架构,所述数据发送模块的输入连接所述神经网络硬件部署架构;

10.根据权利要求9所述的架构,其特征在于,所述数据接收模块被配置为,根据所述总线矩阵控制组件的第三控制信息,将所接收的外部数据传输至该神经网络硬件部署架构的数据输入接口和/或任意一个或多个跨层存储器组件;

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【技术特征摘要】

1.一种神经网络硬件部署组件,其特征在于,包括n个加速模块、n个数据输入通路和n个数据输出通路;所述n个数据输入通路用于接收外部输入数据,所述n个数据输出通路与所述n个加速模块一一对应;

2.根据权利要求1所述的组件,其特征在于,所述加速模块还包括缓存单元,所述缓存单元用于存储数据输入端口的输入数据。

3.根据权利要求2所述的组件,其特征在于,所述运算单元还被配置为,当所述数据输入端口的输入数据为多个时,对所述多个输入数据进行整合,根据预设的第一运算逻辑对所述整合得到的数据进行运算,得到运算结果数据。

4.根据权利要求1-3中任意一项所述的组件,其特征在于,所述加速模块还包括使能端口,所述使能端口用于根据使能信号控制该加速模块的使能状态。

5.一种神经网络硬件部署架构,其特征在于,包括数据输入接口、数据输出接口和m个神经网络硬件部署组件,所述m个神经网络硬件部署组件级联连接;

6.根据权利要求5所述的架构,其特征在于,还包括总线矩阵...

【专利技术属性】
技术研发人员:张翠婷
申请(专利权)人:北京中科格励微科技有限公司
类型:发明
国别省市:

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