【技术实现步骤摘要】
本专利技术涉及集成电路领域，尤其涉及一种基于存储块的存储器的并行读写方法。
技术介绍
1、在现有的ddr4 sdram(double data rate 4synchronous dynamic randomaccess memory，第四代双倍数据率同步动态随机存取存储器)中，进行读取操作时，首先发出ras(row address strobe，行地址选通脉冲)命令，激活与该ras相关的wl(word line，字线)，并激活与该wl连接的所有sa(sense amplifier，感测放大器)，通常对于每个数据i/o(输入输出接口)有1k(1000)个sa。然后经过trcd(ras-to-casdelay，ras至cas延迟)，发出cas(column address strobe，列地址选通脉冲)命令，所有sa锁存读取数据，cas命令预取8位突发数据，并将其传输到次级sa中，次级sa驱动读取数据总线将读取数据发送到数据i/o。写入操作与读取操作类似，在sdram中读取操作和写入操作的时间也是相同的。
2、近年来出现了pcm(phase change memory，相变存储器)等新兴存储器，pcm的存储单元结构与sdram的存储单元完全不同，其读写机制更加复杂。特别是写入操作，写入“1”的操作和写入“0”的操作需要两种不同脉冲宽度和形状的电流，通常称作“设置”(set)脉冲和“重置”(reset)脉冲。在时序方面，设置脉冲要比重置脉冲花费更长的时间，因此写入操作的时间由设置脉冲的时间决定。一般来说，设置脉冲的时间比
技术实现思路
1、本专利技术旨在提供一种基于存储块的存储器的并行读写方法，该并行读写方法可以提高数据读写速率。
2、本专利技术的基于存储块的存储器的并行读写方法包括：提供所述基于存储块的的存储库交织模式存储器，包括：多个沿竖直方向排列的存储库组，在所述存储库组之间设置有水平间隔区，在所述水平间隔区中设置有沿水平方向排列的多个数据输入输出接口，在所述存储库组的水平方向的中部设置有竖直间隔区，在所述竖直间隔区中设置有沿竖直方向延伸的地址总线；所述存储库组包括多个沿竖直方向排列的存储库，每个所述存储库包括：沿水平方向排列的多个存储块组，设置在所述竖直间隔区中的预解码器，所述预解码器通过沿水平方向延伸的预解码器线与所述多个存储块组电连接，所述预解码器线与所述地址总线电连接，每个所述存储库的存储块组与其它所述存储库的相应的存储块组通过通过沿竖直方向延伸的全局数据总线与相应的所述数据输入输出接口电连接；所述存储块组包括多个存储块，所述多个存储块分别与局部数据总线和所述预解码器线电连接，所述局部数据总线与所述全局数据总线电连接；所述存储块包括：行解码器，列解码器，以及多个存储子块，每个所述存储块中的存储子块的数量，等于突发长度的一半；所述存储子块包括：存储阵列，与所述存储阵列电连接的第一直流感测放大器，第二直流感测放大器，第一写入头和第二写入头，分别与所述第一直流感测放大器，所述第一写入头和所述局部数据总线电连接的第一数据锁存器，以及分别与所述第二直流感测放大器，所述第二写入头和所述局部数据总线电连接的第二数据锁存器；所述第一直流感测放大器，所述第一写入头和所述第一数据锁存器设置在所述存储阵列的顶部，所述第二直流感测放大器，所述第二写入头和所述第二数据锁存器设置在所述存储阵列的底部。
3、写入命令发送步骤：通过所述地址总线向所述存储库发送写入行地址，所述存储库收到所述写入行地址后，将所述写入行地址锁存在所述预解码器中；写入步骤：向所述存储库写入数据；读取命令发送步骤：通过所述地址总线依次向多个所述存储库发送读取行地址，每隔一个突发时间发送一个所述读取行地址，所述存储库收到所述读取行地址后，将所述读取行地址锁存在所述预解码器中；读取步骤：依次从多个所述存储库中读取数据。
4、通过本专利技术的基于存储块的存储器的并行读写方法，可以提高存储器的数据读写速率。
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1.一种基于存储块的存储器的并行读写方法，其特征在于，包括：
2.如权利要求1所述的基于存储块的存储器的并行读写方法，其特征在于，
3.如权利要求1所述的基于存储块的存储器的数据并行读写方法，其特征在于，
4.如权利要求1所述的基于存储块的存储器的并行读写方法，其特征在于，
【技术特征摘要】
1.一种基于存储块的存储器的并行读写方法，其特征在于，包括：
2.如权利要求1所述的基于存储块的存储器的并行读写方法，其特征在于，
...
【专利技术属性】
技术研发人员：砂永登志男，斯科特·C·刘易斯，林仲汉，吴瑞仁，杨子澔，
申请(专利权)人：北京时代全芯存储技术股份有限公司，
类型：发明
国别省市：
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