半导体器件及其制造方法技术

本发明专利技术公开一种半导体器件及其制造方法，其中存储节点触点孔做成大的以解决在蚀刻小ＣＤ的存储节点触点孔期间所产生的任何问题，形成连接插塞来降低插塞电阻，并且在形成位线时省去ＳＡＣ工序。根据本发明专利技术的制造半导体器件的方法包括：形成用于在半导体基板中限定多个有源区的器件隔离膜；在半导体基板中形成多根埋入式字线；形成使两个相邻有源区的存储节点触点区域露出的存储节点触点孔；用存储节点触点插塞材料填充存储节点触点孔；形成位线沟槽，该位线沟槽用于使有源区的位线触点区域露出并且将存储节点触点插塞材料分成两个部分；以及将位线埋入到位线沟槽内。

【技术实现步骤摘要】

本专利技术涉及；更具体地说，本专利技术涉及包括埋入式栅极 (buried gate)、存储节点和位线的半导体器件以及制造该半导体器件的方法。
技术介绍
在半导体存储器件中，DRAM具有多个单位单元(cell，又称为晶胞)，每个单位单 元都由电容器和晶体管构成。在电容器和晶体管之中，电容器用于暂时存储数据，晶体管用 于利用具有可变导电率的半导体特性，响应于控制信号(字线)在位线和电容器之间传送 数据。晶体管具有栅极、源极和漏极。根据施加到栅极上的控制信号，允许带电粒子在源极 与漏极之间移动。带电粒子在源极与漏极之间的移动通过栅极所限定的沟道区来实现。根据在半导体基板上制造传统晶体管的方法，先在半导体基板上形成栅极，并将 杂质掺杂到栅极的两侧，以形成源极和漏极。栅极下方的位于源极与漏极之间的区域成为 晶体管的沟道区。具有该水平沟道区的晶体管占据半导体基板的一定面积。高密度半导体 存储器件具有形成于内部的大量晶体管，因此难以减小半导体存储器件的尺寸(或芯片尺 寸)。减小芯片尺寸允许每个晶片能够产出更多的半导体存储芯片，从而改善成品 率。实际上，已经利用了多种不同的技术来减小芯片尺寸。一种技术是使用凹式栅极 (recess gate)来代替具有水平沟道区的传统平面栅极，在该技术中，在基板上形成凹陷部 (recess)，接着在该凹陷部中形成栅极，以获得沿着凹陷部的弯曲表面的沟道区。另一种技 术是利用埋入式栅极，该埋入式栅极通过将整个栅极埋入到凹陷部中来形成。在这种埋入式栅极结构中，已经使用隔离栅极以线型的形式形成位线触点和存储 节点触点。然而，在此情况下，单元区域可能会变成大于隔离栅极结构，并且可能会经历与 现有的沟槽型器件隔离膜相比更大的漏电流。此外，使用该沟槽型器件隔离膜的埋入式栅极结构具有如下缺点在将位线触点 图案化期间，通常需要借助干式蚀刻法将触点孔图案化为孔。如果临界尺寸(CD)在尺寸上 变小，则可能不能在掩模上限定触点孔图案。此外，当需要在后续的蚀刻工序期间在有源区 中蚀刻出触点孔时，有源区可能不敞开。增大CD来避免该问题则可能会造成存储节点的短 路问题。此外，存在其它问题例如，在位线形成后存储节点触点必须形成为自对准触点 (SAC)，并且有源区与触点之间的接触面积减小会增加接触电阻。
技术实现思路
本专利技术的实施例旨在提供一种，其中使存储节点触点孔 足够大，以便于蚀刻小CD的存储节点触点孔。此外，连接插塞形成为具有比插塞电阻小的 电阻，并且在形成位线时执行SAC工序。在一个实施例中，一种制造半导体器件的方法包括形成用于在半导体基板中限定多个有源区的器件隔离膜；在所述半导体基板中形成多根埋入式字线；形成用于使两个 相邻有源区的存储节点触点区域露出的存储节点触点孔；用存储节点触点插塞材料填充所 述存储节点触点孔；形成用于使所述有源区的位线触点区域露出并且将所述存储节点触点 插塞材料分为两个部分的位线沟槽；以及在所述位线沟槽内形成位线。通过使存储节点触 点孔制成为大的，可以解决在蚀刻小CD的存储节点触点孔期间所产生的任何问题，并且在 位线形成期间已不再需要SAC工序。所述制造半导体器件的方法还包括在所述有源区的位线触点区域和存储节点触 点区域上形成连接插塞。所述连接插塞的形成步骤优选地包括在形成所述字线之前，在所述有源区的表 面上形成硬掩模氧化物和硬掩模层；在形成所述字线之后，从所述有源区的表面上移除所 述硬掩模层和所述硬掩模氧化物；在所述有源区的已经移除了所述硬掩模层的空间中形成 连接插塞；以及将离子注入到所述连接插塞中。所述存储节点触点孔的形成步骤优选地包括在包括所述连接插塞和所述字线在 内的半导体基板上形成层间电介质；以及利用所述连接插塞作为蚀刻停止层来蚀刻所述层 间电介质。所述方法还包括在所述有源区的位线触点区域和存储节点触点区域中形成选择 性外延生长(SEG)层，以便于借助SEG层来增加有源区的接面区域(源极/漏极)的高度， 以降低插塞电阻并降低GIDL (栅极引发的漏极漏电流)。所述埋入式字线的形成步骤包括在所述半导体基板中形成沟槽；利用栅极导电 层来填充所述沟槽；以及在所述沟槽内的栅极导电层上形成覆盖层。以这样的方式，在所述 半导体基板的表面之下的部分中形成埋入式字线。所述方法优选地还包括在形成所述位线沟槽之后，在所述位线沟槽的侧壁上形 成氮化物间隔物。优选的是，所述位线的形成步骤是借助于金属镶嵌工序来完成的，所述金属镶嵌 工序包括在所述位线沟槽的侧壁和下表面上形成阻挡金属层；以及在所述阻挡金属层的 表面上形成位线导电层。所述方法优选地还包括在形成所述阻挡金属层之后，将所述阻挡金属层热氧化 以形成硅化物(silicide)；以及移除所述阻挡金属层以保留所述硅化物。所述连接插塞的表面优选地与所述器件隔离膜的表面位于相同的高度上。在本专利技术的制造半导体器件的方法中，所述半导体器件包括有源区，其形成在半 导体基板上，每个有源区均包括位线触点区域、存储节点触点区域以及用于限定所述有源 区的器件隔离膜；多根字线，其埋入到所述半导体基板中；存储节点触点插塞，其埋入到使 两个相邻有源区的存储节点触点区域露出的存储节点触点孔中；位线沟槽，其使所述有源 区的位线触点区域露出并且将所述存储节点触点插塞分成两个部分；以及位线，其埋入到 所述位线沟槽中；其特征在于，通过使存储节点触点孔制成为大的，可以解决在蚀刻小CD 的存储节点触点孔期间所产生的任何问题，并且在位线形成期间已不再需要SAC工序。所述半导体器件还包括形成在所述有源区的位线触点和存储节点触点区域上的 多晶硅插塞，在该情况下，可以降低插塞电阻。所述半导体器件还包括位于所述有源区的位线触点区域和存储节点触点区域上的选择性外延生长(SEG)层，在该情况下，可以借助于SEG层增加有源区的接面区域(源极 /漏极)的高度，并且因此降低了插塞电阻并降低了 GIDL。所述半导体器件优选地还包括形成于所述字线和所述器件隔离膜上的层间电介 质，并且所述字线是由埋入式字线形成的，所述埋入式字线包括埋入到所述半导体基板的 沟槽中的栅极导电层；以及形成于所述沟槽中的栅极导电层上的覆盖层。所述半导体器件优选地还包括形成于所述位线沟槽的侧壁上的氮化物间隔物，并 且所述位线是借助于金属镶嵌工序来形成的，所述金属镶嵌工序包括在所述位线沟槽的 侧壁和下表面上形成阻挡金属层；以及在所述阻挡金属层的表面上形成位线导电层。所述半导体器件优选地还包括形成于所述阻挡金属层和所述位线导电层之间的 硅化物，并且所述连接插塞的表面与所述器件隔离膜的表面位于相同的高度上。附图说明图1至图13是依次示出根据本专利技术的半导体器件的制造方法的平面图或剖视图。 具体实施例方式下面参考附图更详细地描述根据本专利技术的半导体器件的制造方法的实施例。图1至图13是依次示出根据本专利技术的半导体器件的制造方法的平面图或剖视图。 在图2中，(a)是沿着图1中的Y方向截取的剖视图，(b)是沿着图1中的X方向截取的剖 视图。其它的附图均按照相同的取向截取。首先参考图1，在半导体基板上形成有源区12以及用于限定该有源区12的器件隔 离膜14。每个有源区12均与两根字线20相交。在本实施例中，有源区相对于字线20限定 锐角。该字线20作为本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：形成器件隔离结构以在基板中限定多个有源区，所述多个有源区包括彼此相邻设置的第一有源区和第二有源区；在所述基板中形成多根埋入式字线，每根埋入式字线限定在形成于所述基板中的沟槽内；形成存储节点触点孔，所述存储节点触点孔在所述第一有源区和所述第二有源区上延伸；用存储节点触点插塞材料来填充所述存储节点触点孔；形成位线沟槽以将所述存储节点触点插塞材料分为第一存储节点触点插塞和第二存储节点触点插塞，所述第一存储节点触点插塞分配给所述第一有源区，并且所述第二存储节点触点插塞分配给所述第二有源区；以及在所述位线沟槽内形成位线。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金度亨，曹永万，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR