【技术实现步骤摘要】
本专利技术大体上涉及一种用于系统的电源的分离轨架构。
技术介绍
1、在包含多个电源和可使用所述电源中的不同电源的多个组件的电子系统中，分离轨电源技术可用于控制在不同时间提供给每一组件的电力。举例来说，在集成电路与使用多个电源的其它外围设备和装置介接的应用中，可包含分离轨电源技术以对电源执行调节器选择和排序。
2、在现有解决方案中，可通过包含用于每一电源的电力管理单元(pmu)电路系统的多个例子或逻辑(例如上电复位电路系统、掉电检测器电路系统和带隙电路系统)来提供分离轨支持。通过这种方式，每一电源都可以安全地斜升或斜降，而不会导致耦合组件出现问题。然而，在使用额外的模拟pmu电路系统和/或其它硬件组件的情况下，这些解决方案增加了系统的成本、功率和设计面积要求。
3、在其它现有解决方案中，可经由外部电力管理电路系统(例如菊链式低压差稳压器(ldo))提供分离轨支持，所述外部电力管理电路系统可控制系统的输入/输出引脚上的电力开关。这些系统可能需要专用的gpio引脚来驱动外部电力管理电路系统的电力状态指示，以确保不同电源的正确接通和断开。尽管提供了有效的功率控制，但由于更多的引脚计数和外部组件，这些解决方案也增加了成本、功率和物理面积要求。
技术实现思路
1、本文所公开的各种实施例涉及一种用于系统中的电源的分离轨架构，且更确切地说，涉及经由电力管理电路系统提供对电源的隔离和控制。在实例中，提供一种集成电路装置，其包含：装置电压供应器；输入/输出(i/o)电压供应器，
2、提供此
技术实现思路
而以简化形式引入下文在具体实施方式中进一步描述的概念选择。可理解，此
技术实现思路
并非意图标识所要求保护的主题的关键特征或基本特征，也并非意图用于限制所要求保护的主题的范围。
【技术保护点】
1.一种集成电路装置，其包括：
2.根据权利要求1所述的集成电路装置，其中所述对NMOS晶体管包括第一NMOS晶体管和第二NMOS晶体管，其中所述对NMOS晶体管中的每一个的源极耦合到所述接地连接，且其中所述对NMOS晶体管中的每一个的漏极耦合到所述对PMOS晶体管。
3.根据权利要求2所述的集成电路装置，其中所述对交叉耦合的PMOS晶体管包括第一PMOS晶体管和第二PMOS晶体管，且其中所述电容器连接到所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的栅极。
4.根据权利要求3所述的集成电路装置，其进一步包括耦合到所述电平移位器电路和所述接地连接的缓冲器，其中所述缓冲器包括连接到所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的漏极的输入节点。
5.根据权利要求4所述的集成电路装置，其中所述第一NMOS晶体管的所述漏极连接到所述第一PMOS晶体管的所述漏极、所述第二PMOS晶体管的所述栅极和所述电容器，且其中所述第二NMOS晶体管的所述漏极连接到所述第一PMOS晶体管的所述栅极、所述第二PMOS晶体管的所述漏极和所述缓冲器
6.根据权利要求5所述的集成电路装置，其中所述反相器电路包括与第三NMOS晶体管串联耦合的第三PMOS晶体管，其中所述第三PMOS晶体管的源极连接到所述装置电压供应器，其中所述第三NMOS晶体管的源极与所述接地连接耦合，其中所述第三PMOS晶体管的漏极连接到所述第三NMOS晶体管的漏极。
7.根据权利要求6所述的集成电路装置，其中所述第三PMOS晶体管和所述第三NMOS晶体管的每一栅极与所述第二NMOS晶体管的栅极耦合，且其中所述第三PMOS晶体管的所述漏极和所述第三NMOS晶体管的所述漏极各自连接到所述第一NMOS晶体管的栅极。
8.一种电平移位器电路，其包括：
9.根据权利要求8所述的电平移位器电路，其进一步包括耦合在所述第二电源节点与所述第三节点之间的第七晶体管，其中所述第七晶体管包含耦合到所述第二电源节点的栅极。
10.根据权利要求9所述的电平移位器电路，其进一步包括耦合在所述第二节点与所述接地节点之间的第八晶体管，其中所述第八晶体管包含耦合到所述接地节点的栅极。
11.根据权利要求10所述的电平移位器电路，其中所述第七晶体管和所述第八晶体管为二极管连接的晶体管。
12.根据权利要求8所述的电平移位器电路，其进一步包括缓冲器，所述缓冲器包括第一输入端、第二输入端和第三输入端，其中所述第一输入端耦合到所述第二电源节点，所述第二输入端耦合到所述第三节点，且所述第三输入端耦合到所述接地节点。
13.根据权利要求10所述的电平移位器电路，其中所述第一晶体管、所述第三晶体管、所述第五晶体管和所述第七晶体管为PMOS晶体管。
14.根据权利要求10所述的电平移位器电路，其中所述第二晶体管、所述第四晶体管、所述第六晶体管和所述第八晶体管为NMOS晶体管。
15.一种系统，其包括：
16.根据权利要求15所述的系统，其中所述对NMOS晶体管包括第一NMOS晶体管和第二NMOS晶体管，其中所述对NMOS晶体管中的每一个的源极耦合到所述接地连接，其中所述对NMOS晶体管中的每一个的漏极耦合到所述对PMOS晶体管，其中所述对交叉耦合的PMOS晶体管包括第一PMOS晶体管和第二PMOS晶体管，且其中所述电容器连接到所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的栅极。
17.根据权利要求16所述的系统，其进一步包括耦合到所述电平移位器电路和所述接地连接的缓冲器，其中所述缓冲器包括连接到所述第一PMOS晶体管的栅极和所述第二PMOS晶体管的漏极的输入节点。
18.根据权利要求17所述的系统，其中所述第一NMOS晶体管的所述漏极连接到所述第一PMOS晶体管的所述漏极、所述第二PMOS晶体管的所述栅极和所述电容器，且其中所述第二NMOS晶体管的所述漏极连接到所述第一PMOS晶体管的所述栅极、所述第二PMOS晶体管的所述漏极和所述缓冲器的所述输入节点。
19.根据权利要求18所述的系统，其中所述反相器电路包括与第三NMOS晶体管串联耦合的第三PMOS晶体管，其中所述第三PMOS晶体管的源极连接到所述第一电压供应器，其中所述第三NMOS晶体管的源极与所述接地连接耦合，且其中所述第三PMOS晶体管的漏极连接到所述第三NMOS晶体管的漏极。
20.根据权利要求19所述的系统，其中所述第三PMOS晶体管和所述第三NMOS晶体管的每一栅极与所述第二NMOS晶体管的栅极耦合，且其中...
【技术特征摘要】
1.一种集成电路装置，其包括：
2.根据权利要求1所述的集成电路装置，其中所述对nmos晶体管包括第一nmos晶体管和第二nmos晶体管，其中所述对nmos晶体管中的每一个的源极耦合到所述接地连接，且其中所述对nmos晶体管中的每一个的漏极耦合到所述对pmos晶体管。
3.根据权利要求2所述的集成电路装置，其中所述对交叉耦合的pmos晶体管包括第一pmos晶体管和第二pmos晶体管，且其中所述电容器连接到所述第一pmos晶体管的漏极和所述第二pmos晶体管的栅极。
4.根据权利要求3所述的集成电路装置，其进一步包括耦合到所述电平移位器电路和所述接地连接的缓冲器，其中所述缓冲器包括连接到所述第一pmos晶体管的栅极和所述第二pmos晶体管的漏极的输入节点。
5.根据权利要求4所述的集成电路装置，其中所述第一nmos晶体管的所述漏极连接到所述第一pmos晶体管的所述漏极、所述第二pmos晶体管的所述栅极和所述电容器，且其中所述第二nmos晶体管的所述漏极连接到所述第一pmos晶体管的所述栅极、所述第二pmos晶体管的所述漏极和所述缓冲器的所述输入节点。
6.根据权利要求5所述的集成电路装置，其中所述反相器电路包括与第三nmos晶体管串联耦合的第三pmos晶体管，其中所述第三pmos晶体管的源极连接到所述装置电压供应器，其中所述第三nmos晶体管的源极与所述接地连接耦合，其中所述第三pmos晶体管的漏极连接到所述第三nmos晶体管的漏极。
7.根据权利要求6所述的集成电路装置，其中所述第三pmos晶体管和所述第三nmos晶体管的每一栅极与所述第二nmos晶体管的栅极耦合，且其中所述第三pmos晶体管的所述漏极和所述第三nmos晶体管的所述漏极各自连接到所述第一nmos晶体管的栅极。
8.一种电平移位器电路，其包括：
9.根据权利要求8所述的电平移位器电路，其进一步包括耦合在所述第二电源节点与所述第三节点之间的第七晶体管，其中所述第七晶体管包含耦合到所述第二电源节点的栅极。
10.根据权利要求9所述的电平移位器电路，其进一步包括耦合在所述第二节点与所述接地节点之间的第八晶体管，其中所述第八晶体管包含耦合到所述接地节点的栅极。
11.根据权利要求10所述的电平移位器电路，其中所述第七晶体管和所述第八晶体管为...
【专利技术属性】
技术研发人员：R·尚卡尔，R·赫尔，C·P·西姆，O·菲克斯特韦特，JT·马林博格，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：
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