【技术实现步骤摘要】
本专利技术涉及电力通信，特别是一种基于查找表的rgmii以太网接口时序处理电路及方法。
技术介绍
1、电力系统中，基于以太网技术的通信接口遍布于各个二次智能设备及测试系统中，如合并单元的sv数据发送以太网接口、保护装置的收发sv、goose数据的以太网接口，以及测试系统中模拟过程层以太网接口及间隔层以太网接口等，都会大量用到以太网通信。一般来说，以太网接口由实现物理层的phy芯片和链路层的mac控制器等芯片组成。以fpga为主要承载核心mac控制器的电力系统二次测试设备，往往需要具备超过8路、甚至多达24路的以太网接口。在物理层phy芯片与fpga芯片之间一般采用rgmii（reduced gigabitmedia independant interface，精简gmii接口）接口具体实现，rgmii接口采用源时钟同步技术，即一个时钟芯片跟随4个数据信号和1个控制信号，每个时钟周期的上升沿和下降沿同时传输数据，从而达到以少数信号传输高速带宽的能力。在千兆以太网模式，时钟频率一般为125mhz，4个数据信号在时钟双沿传输数据，即125mhz*4*2=1000 mbps速度。
2、基于rgmii的源时钟同步、双沿传输数据的特性，对于fpga接收来说，需要正确捕获该接口数据，一般采用两种方式，方式一：具有io接收延时单元（idelay）的高端fpga，采用调整io接收延时单元的时延，即可以达到同步时钟与数据正确采样的目的；方式二：采用静态时序约束方式告知fpga综合软件rgmii接口的时钟与数据的相位关系，由fpga综合软
3、有鉴如此，需要设计一种新的电路及方法已实现fpga正确捕获rgmii接口的数据。
技术实现思路
1、本专利技术的目的是，提供一种基于查找表的rgmii以太网接口的时序处理电路及方法，可以可完成rgmii以太网接口时序调整。
2、本申请提供的技术方案为：
3、一种基于查找表的rgmii以太网接口时序处理电路，应用于fpga，所述fpga，包括：延时模块和延时控制模块；
4、rgmii输入信号包括源同步时钟信号rgmii_clk、四位输入数据信号rgmii_rxd、输入数据有效信号rgmii_rxen，分别连接到fpga的六个外部信号引脚上；其中，所述六个外部信号引脚分别为：rgmii_rxclk_pin、rgmii_rxd[3：0]_pin、rgmii_rxen_pin；
5、rgmii_rxd[3：0]_pin分别连接到延时模块的输入信号端din[3:0]；
6、rgmii_rxen_pin连接到延时模块的输入信号端din[4]；
7、所述延时模块内部有5组延时单元，分别用于延时输入信号端din[4:0]输入的5位信号；每个延时单元包括8个查找表；每个延时单元分别对应延时模块的7个延时选择信号端，用于对延时单元的8个查找表进行选择；选择不同的查找表对应的延时tap不同，不同延时tap对应的延时值不同；
8、所述5组延时单元共对应延时模块的35个延时选择信号端dsel[34:0]，延时模块的延时选择信号端dsel[34:0]连接到延时控制模块；延时控制模块提供35位延时选择信号，每7位延时选择信号控制延时模块的一个输入信号；
9、其中，[n:0]表示第n~0位。
10、在一种可能的实现方式中，所述延时选择信号、选择的查找表、延时tap与延时值的对应关系如下表所示：
11、
12、其中，lut-1~lut-8分别表示第1到第8个查找表，符号/表示和。
13、在一种可能的实现方式中，所述fpga，还包括：采样模块；所述延时模块的输出信号端dout[4:0]分别连接到采样模块的输入信号端din[4:0]，由此采样模块接入前端延时后的数据rgmii_rxd_delay[3:0]和rgmii_rxen_delay作为5个输入数据；
14、采样模块的同步时钟连接到rgmii_rxclk_pin上；
15、采样模块的输出信号端qout_l[3:0]和qout_h[3:0]分别输出rgmii_rxd_delay[3:0]的双延采样数据，作为rgmii输出数据信号rgmii_rxdata[7:4]和rgmii_rxdata[3:0]；采样模块的输出信号端qout_h[4]输出rgmii_rxen_delay的双延采样数据，作为rgmii输出数据有效信号rgmii_rxdataen。
16、rgmii_rxdata[7:0]和rgmii_rxdataen可以作为后端模块以太网接收数据使用。
17、在一种可能的实现方式中，所述采样模块内部有5组独立并相同的采样单元；每个输入数据进入单独的采样单元，完成双延数据到单边沿数据输出；采样单元内部有三个独立的d触发器，即d-ff-0、d-ff-1和d-ff-2，其中d-ff-0用来采样输入数据的上升沿数据，d-ff-1用来采样输入数据的下降沿数据，d-ff-2将下降沿数据同步到上升沿并输出。
18、在一种可能的实现方式中，所述采样模块输出信号端rgmii_rxdata[7:0]和rgmii_rxdataen连接到延时控制模块，作为延时控制模块的输入判断信号；
19、延时控制模块时钟输入信号为rgmii_rxclk_pin，延时控制模块的输入信号端rgmii_din[7:0]连接到rgmii_rxdata[7:0]，延时控制模块的输入信号端rgmii_den连接到rgmii_rxdataen；在延时控制模块中，同步分析输入信号是否采样正确，并调整延时选择信号的取值，从而达到双沿采样正确。
20、第二方面，本申请提供一种基于查找表的rgmii以太网接口时序处理方法，上述的基于查找表的rgmii以太网接口时序处理电路，所述方法包括：
21、延时控制模块调整延时选择信号的取值，从而对延时模块中5组的延时单元的查找表进行选择，以选择对应的延时tap和延时值，对延时输入信号端din[4:0]输入的5位信号进行相应的延时。
22、在一种可能的实现方式中，所述延时控制模块，同步分析输入信号是否采样正确，并调整延时选择信号的取值，从而达到双沿采样正确，包括：
23、步骤一，选择一个rgmii_rxd[i]_pin信号，其中i=0,1,2,3；
24、步骤二，设置rgmii_rxd[i]_pin对应的延时选择信号的值，本文档来自技高网...
【技术保护点】
1.一种基于查找表的RGMII以太网接口时序处理电路，其特征在于，应用于FPGA，所述FPGA，包括：延时模块和延时控制模块；
2.根据权利要求1所述的电路，其特征在于，所述延时选择信号、选择的查找表、延时TAP与延时值的对应关系如下表所示：
3.根据权利要求1所述的电路，其特征在于，所述FPGA，还包括：采样模块；所述延时模块的输出信号端DOUT[4:0]分别连接到采样模块的输入信号端DIN[4:0]，由此采样模块接入前端延时后的数据RGMII_RXD_DELAY[3:0]和RGMII_RXEN_DELAY作为5个输入数据；
4.根据权利要求3所述的电路，其特征在于，所述采样模块内部有5组独立并相同的采样单元；每个输入数据进入单独的采样单元，完成双延数据到单边沿数据输出；采样单元内部有三个独立的D触发器，即D-FF-0、D-FF-1和D-FF-2，其中D-FF-0用来采样输入数据的上升沿数据，D-FF-1用来采样输入数据的下降沿数据，D-FF-2将下降沿数据同步到上升沿并输出。
5.根据权利要求4所述的电路，其特征在于，所述采样模
6.一种基于查找表的RGMII以太网接口时序处理方法，其特征在于，基于权利要求1~5中任一项所述的基于查找表的RGMII以太网接口时序处理电路，所述方法包括：
7.根据权利要求6所述的方法，其特征在于，基于权利要求5所述的基于查找表的RGMII以太网接口时序处理电路，所述方法包括：所述延时控制模块，同步分析输入信号是否采样正确，并调整延时选择信号的取值，从而达到双沿采样正确，包括：
8.根据权利要求7所述的方法，其特征在于，将RGMII_RXEN_PIN的延时值设置为RGMII_RXD[3:0]_PIN的延时值的中间值，记录RGMII_RXEN_PIN对应的延时选择信号的值及其对应的延时值，并写入到延时模块。
...【技术特征摘要】
1.一种基于查找表的rgmii以太网接口时序处理电路，其特征在于，应用于fpga，所述fpga，包括：延时模块和延时控制模块；
2.根据权利要求1所述的电路，其特征在于，所述延时选择信号、选择的查找表、延时tap与延时值的对应关系如下表所示：
3.根据权利要求1所述的电路，其特征在于，所述fpga，还包括：采样模块；所述延时模块的输出信号端dout[4:0]分别连接到采样模块的输入信号端din[4:0]，由此采样模块接入前端延时后的数据rgmii_rxd_delay[3:0]和rgmii_rxen_delay作为5个输入数据；
4.根据权利要求3所述的电路，其特征在于，所述采样模块内部有5组独立并相同的采样单元；每个输入数据进入单独的采样单元，完成双延数据到单边沿数据输出；采样单元内部有三个独立的d触发器，即d-ff-0、d-ff-1和d-ff-2，其中d-ff-0用来采样输入数据的上升沿数据，d-ff-1用来采样输入数据的下降沿数据，d-...
【专利技术属性】
技术研发人员：朱亮，阳靖，洪租华，傅丛，彭迎，杨跃华，张汝红，王乐乐，邓哲昊，蒋昊，云文兵，佘恬，吴祖文，王皓，马轶东，臧振，张奇林，吴力柯，袁勇，王义波，
申请(专利权)人：湖南星电集团有限责任公司，
类型：发明
国别省市：
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