【技术实现步骤摘要】
本公开涉及数字电路领域，尤其涉及一种脉冲触发器及鉴相器。
技术介绍
1、在数字电路设计中，鉴相器（phase detector）是一种关键组件，用于比较两个同频时钟信号的相位关系。其基本功能是利用输入一个时钟信号的上升沿采样另一个时钟信号，并根据两者的相对位置输出数字信号。
2、为了实现高精度的相位检测，需要确保鉴相器的静态误差尽可能小。静态误差是指在没有外部干扰的情况下，鉴相器输出值与实际相位差之间的偏差。静态误差是由鉴相器中门电路延时等产生的延迟时间。现有的鉴相器电路结构中，均存在静态误差，并在两个时钟信号的上升沿较为接近时，鉴相器会产生误判而无法工作。
技术实现思路
1、本公开要解决的技术问题是为了克服现有技术中鉴相器存在静态误差的缺陷，提供一种脉冲触发器及鉴相器。
2、本公开是通过下述技术方案来解决上述技术问题：
3、第一方面，提供一种脉冲触发器，包括逻辑模块、第一输入级模块和第二输入级模块；
4、所述第一输入级模块和所述第二输入级模块的电路结构相同；
5、所述第一输入级模块，用于接收第一时钟信号的差分信号正端信号和差分信号负端信号，以及第二时钟信号的差分信号正端信号；
6、所述第二输入级模块，用于接收第二时钟信号的差分信号正端信号和差分信号负端信号，以及第一时钟信号的差分信号正端信号；
7、所述逻辑模块包括所述第一时钟信号的差分信号正端对应的第一充电路径，以及所述第二时钟信号的差分信号正端
8、所述第二时钟信号与所述第一时钟信号为同频的时钟沿信号，所述第二时钟信号与所述第一时钟信号之间有相位差；
9、所述逻辑模块分别与所述第一输入级模块和所述第二输入级模块连接，在所述第一时钟信号为上升沿信号时，所述逻辑模块基于所述第一输入级模块和所述第二输入级模块的输入信号，导通所述脉冲触发器的反输出端输出高电平信号。
10、较佳地，所述第一输入级模块包括用于接收第一时钟信号的差分信号正端信号和差分信号负端信号的第一差分输入单元，以及用于接收第二时钟信号的差分信号正端信号的第一接地单元。
11、较佳地，所述第二输入级模块包括用于接收第二时钟信号的差分信号正端信号和差分信号负端信号的第二差分输入单元，以及用于接收第一时钟信号的差分信号正端信号的第二接地单元。
12、较佳地，所述第一差分输入单元包括第一晶体管和第二晶体管，所述第一接地单元包括第三晶体管；
13、所述第一晶体管的栅极与所述第一时钟信号的差分信号正端信号连接，所述第一晶体管的源极与所述第三晶体管的漏极连接，所述第一晶体管的漏极与所述逻辑模块连接；
14、所述第二晶体管的栅极与所述第一时钟信号的差分信号负端连接，所述第二晶体管的源极与所述第三晶体管的漏极连接，所述第二晶体管的漏极与所述逻辑模块连接；
15、所述第三晶体管的栅极与所述第二时钟信号的差分信号正端信号连接，所述第三晶体管的源极接地。
16、较佳地，所述第二差分输入单元包括第四晶体管和第五晶体管，所述第二接地单元包括第六晶体管；
17、所述第四晶体管的栅极与所述第二时钟信号的差分信号正端信号连接，所述第四晶体管的源极与所述第六晶体管的漏极连接，所述第四晶体管的漏极与所述逻辑模块连接；
18、所述第五晶体管的栅极与所述第二时钟信号的差分信号负端连接，所述第五晶体管的源极与所述第六晶体管的漏极连接，所述第五晶体管的漏极与所述逻辑模块连接；
19、所述第六晶体管的栅极与所述第一时钟信号的差分信号正端信号连接，所述第六晶体管的源极接地。
20、较佳地，所述逻辑模块包括预充电单元和锁存器单元；
21、所述预充电单元与所述锁存器单元连接，所述预充电单元用于将所述锁存器单元预充电至最大电压；
22、所述锁存器单元，用于将所述第一输入级模块和所述第二输入级模块的传输信号锁存在对应的节点中，并且只锁存在所述第一时钟的差分信号正端时钟翻转时刻对应的所述第二时钟的电平信息，生成对应的锁存信号。
23、较佳地，所述预充电单元包括第七晶体管、第八晶体管、第九晶体管和第十晶体管；所述锁存器单元包括第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；
24、所述第七晶体管的栅极与所述第一时钟信号的差分信号正端信号连接，所述第七晶体管的源极与电源连接，所述第七晶体管的漏极与所述第八晶体管的源极连接；
25、所述第八晶体管的栅极与所述第二时钟信号的差分信号正端信号连接，所述第八晶体管的漏极与所述逻辑模块的第一输出端连接；
26、所述第九晶体管的栅极与所述第一时钟信号的差分信号正端信号连接，所述第九晶体管的源极与电源连接，所述第九晶体管的漏极与所述第十晶体管的源极连接；
27、所述第十晶体管的栅极与所述第二时钟信号的差分信号正端信号连接，所述第十晶体管的漏极与所述逻辑模块的第二输出端连接；
28、所述第十一晶体管的栅极与所述置位信号连接，所述第十一晶体管的源极与电源连接，所述第十一晶体管的漏极与所述逻辑模块的第一输出端连接；
29、所述第十二晶体管的栅极与所述复位信号连接，所述第十二晶体管的源极与电源连接，所述第十二晶体管的漏极与所述逻辑模块的第二输出端连接；
30、所述第十三晶体管的栅极与所述复位信号连接，所述第十三晶体管的源极与所述第一输入级模块和所述第二输入级模块连接，所述第十三晶体管的漏极与所述逻辑模块的第一输出端连接；
31、所述第十四晶体管的栅极与所述置位信号连接，所述第十四晶体管的源极与所述第一输入级模块和所述第二输入级模块连接，所述第十四晶体管的漏极与所述逻辑模块的第二输出端连接。
32、较佳地，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第十三晶体管和第十四晶体管为n型mos管（n-metal-oxide-semiconductor, n型金属-氧化物-半导体），所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管和所述第十二晶体管为p型mos管（p-channel-oxide-semiconductor, p沟道金属-氧化物-半导体）。
33、较佳地，所述第一时钟信号基于第一单端转差分电路得到对应的所述第一时钟信号的差分信号正端信号和所述第一时钟信号的差分信号负端；
34、所述第二时钟信号基于第二单端转差分电路得到对应的所述第二时钟信号的差分信号正端信号和所述第二时钟信号的差分信号负端。
35、第二方面，提供一种鉴相器，包括第一方面所述的脉冲触发器。
36、本公开的积极进步效果在于：通过脉冲触发器中增加与第一输入级模块对称的第二输入级模块，以及逻辑模块中第二时钟信号的充电路径，加快本文档来自技高网...
【技术保护点】
1.一种脉冲触发器，其特征在于，包括逻辑模块、第一输入级模块和第二输入级模块；
2.根据权利要求1所述的脉冲触发器，其特征在于，所述第一输入级模块包括用于接收第一时钟信号的差分信号正端信号和差分信号负端信号的第一差分输入单元，以及用于接收第二钟信号的差分信号正端信号的第一接地单元。
3.根据权利要求1所述的脉冲触发器，其特征在于，所述第二输入级模块包括用于接收第二时钟信号的差分信号正端信号和差分信号负端信号的第二差分输入单元，以及用于接收第一时钟信号的差分信号正端差分信号正端信号的第二接地单元。
4.根据权利要求2所述的脉冲触发器，其特征在于，所述第一差分输入单元包括第一晶体管和第二晶体管，所述第一接地单元包括第三晶体管；
5.根据权利要求3所述的脉冲触发器，其特征在于，所述第二差分输入单元差分输入包括第四晶体管和第五晶体管，所述第二接地单元包括第六晶体管；
6.根据权利要求1所述的脉冲触发器，其特征在于，所述逻辑模块包括预充电单元和锁存器单元；
7.根据权利要求6所述的脉冲触发器，其特征在于，所述预充电单元
8.根据权利要求4、5或7中任一项所述的脉冲触发器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第十三晶体管和第十四晶体管为N型MOS管，所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管和所述第十二晶体管为P型MOS管。
9.根据权利要求1所述的脉冲触发器，其特征在于，所述第一时钟信号基于第一单端转差分电路得到对应的所述第一时钟信号的差分信号正端信号和所述第一时钟信号的差分信号负端；
10.一种鉴相器，其特征在于，包括权利要求1至9中任一项所述的脉冲触发器。
...【技术特征摘要】
1.一种脉冲触发器，其特征在于，包括逻辑模块、第一输入级模块和第二输入级模块；
2.根据权利要求1所述的脉冲触发器，其特征在于，所述第一输入级模块包括用于接收第一时钟信号的差分信号正端信号和差分信号负端信号的第一差分输入单元，以及用于接收第二钟信号的差分信号正端信号的第一接地单元。
3.根据权利要求1所述的脉冲触发器，其特征在于，所述第二输入级模块包括用于接收第二时钟信号的差分信号正端信号和差分信号负端信号的第二差分输入单元，以及用于接收第一时钟信号的差分信号正端差分信号正端信号的第二接地单元。
4.根据权利要求2所述的脉冲触发器，其特征在于，所述第一差分输入单元包括第一晶体管和第二晶体管，所述第一接地单元包括第三晶体管；
5.根据权利要求3所述的脉冲触发器，其特征在于，所述第二差分输入单元差分输入包括第四晶体管和第五晶体管，所述第二接地单元包括第六晶体管；
6.根据权利要求1所述的脉冲触...
【专利技术属性】
技术研发人员：任旭亮，
申请(专利权)人：高澈科技上海有限公司，
类型：发明
国别省市：
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