用于微处理器的锁相回路的动态频率定标的方法及设备技术

本发明专利技术揭示一种采用多个振荡器复合体的锁相回路。所述锁相回路包含时钟输出及可操作以产生输出信号的多个振荡器复合体。所述锁相回路进一步包含经配置以将所述多个振荡器复合体中的一者的输出信号选择性地耦合到所述时钟输出的控制逻辑。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体来说涉及用于对微处理器进行时钟计时的锁相回路领域，且明确地 说，涉及用于微处理器的锁相回路的动态频率定标的方法及设备。
技术介绍
微处理器可在各种各样的应用中执行计算任务。几乎始终期望改进的处理器性 能，以允许通过软件改变而实现更快的操作及/或增加的功能性。在许多嵌入式应用(例 如便携式电子装置)中，节约功率也是处理器设计及实施方案中的重要目标。许多现代处理器采用动态电压及频率定标技术，所述技术包含依据处理需求改变 处理器的操作频率及电压电平以节省能量消耗。当处理器一直以较慢时钟计时频率运 行时，可利用较低的操作电压来为电路充电，从而导致较低的功率利用。一种用于改变频率的常规技术包含可编程锁相回路(PLL)，所述回路从操作中止 时以一个频率运行，在PLL中止时经重新编程以便以不同频率操作，且以新的所需频 率重新启动。此方法可在不同操作频率之间引起大电流波动，此导致对利用更为强健 的电源的需要。所述方法还可导致在操作的重新编程及重新启动阶段期间由PLL输出 驱动的处理器停止操作达多个循环。PLL含有频率可为电压控制或电流控制的振荡器。振荡器经设计以在所设计的操 作频率范围内操作。举例来说， 一个振荡器可经设计以在400Mhz与800Mhz之间操 作，而另一振荡器可经设计以在800 Mhz与1200 Mhz之间操作。如果欲设计在400 Mhz 与1200 Mhz之间的范围中操作的振荡器，则存在性能折衷。振荡器的操作范围宽度 与其负抖动特性成正比。因此，对于特定振荡器，其操作范围越大，其对应抖动特性 即越强。因此，需要在宽广的频率范围内产生具有低抖动特性的变化的时钟频率。
技术实现思路
在一个方面中，揭示一种采用多个振荡器复合体的锁相回路。所述锁相回路包含 时钟输出及可操作以产生输出信号的多个振荡器复合体。所述锁相回路进一步包含经 配置以将所述多个振荡器复合体中的一者的输出信号选择性地耦合到所述时钟输出的 控制逻辑。在另一方面中，锁相回路包含用于接收参考信号的输入、时钟输出以及用于将信 号在相位上与参考信号锁定在一起的反馈路径。所述锁相回路进一步包含可操作以产5生输出信号且单独地耦合到所述反馈路径及所述时钟输出的多个振荡器复合体。所述 锁相回路还包含经配置以将所述多个振荡器复合体中的第一者的输出信号选择性地耦 合到所述时钟输出的控制逻辑。在另一方面中，揭示一种改变锁相回路的输出的频率的方法。在此方法中，输入 所述锁相回路的输出信号应以其操作的所需频率。从所述锁相回路的反馈路径去耦振 荡器复合体。调节对所述经去耦振荡器复合体的控制以产生信号作为所述锁相回路的 输出。.将所述振荡器复合体耦合到所述反馈路径以在所述信号具有处于所述所需频率 的范围内的频率时以将所述信号在相位上与参考信号锁定在一起。在此方法中，将第 一振荡器复合体耦合到所述锁相回路的输出。然后，从所述锁相回路的反馈路径去耦 所述第一振荡器复合体。输入所述锁相回路的输出信号应以其操作的所需频率。将第 二振荡器复合体通电。以数字方式控制所述第二振荡器复合体以产生处于含有所述所 需频率的频率范围中的信号。从所述锁相回路的所述输出去耦所述第一振荡器复合体。将所述第二振荡器复合体耦合到所述锁相回路的所述输出。应理解，依据以下详细说明，所属领域的技术人员将易于明了其它实施例，其中 各种实施例均以图解说明的方式加以显示及描述。应认识到，本专利技术可为其它及不同 的实施例，且可在各种其它方面修改本专利技术的数个细节，此均不背离本专利技术的教示。 因此，应将图式及详细说明视为具有说明性质而非限制性。附图说明图l是处理器的功能框图。图2是图1中所图解说明的锁相回路的第一实施例。 图3是图2中所图解说明的振荡器复合体的替代实施例。 图4是图1的锁相回路的实例性输出信号随时间的曲线图。 图5是图1中所图解说明的锁相回路的第二实施例，其将两个振荡器选择性地耦 合到反馈及输出路径。图6是图解说明锁相回路的简单转换操作的实例性输出信号的曲线图。图7是图解说明锁相回路的跳跃操作的实例性输出信号的曲线图。图8是图1中所图解说明的锁相回路的第三实施例。图9是图解说明锁相回路的锁定转换操作的实例性输出信号的曲线图。图10是图解说明锁相回路的复杂转换操作的实例性输出信号的曲线图。图11是图解说明用于改变锁相回路的输出的频率的简单转换方法的流程图。图12是图解说明用于改变锁相回路的输出的频率的跳跃方法的流程图。图13是图解说明用于改变锁相回路的输出的频率的锁定转换方法的流程图。图14是图解说明改变锁相回路的输出的频率的复杂转换方法的流程图。具体实施例方式图1描绘其中可采用不同实施例的实例性处理器100的功能框图。处理器100可 用于有线装置(例如基站、个人计算机(PC)及类似装置)及无线装置(例如移动电话、膝上型计算机、个人数字助理、袖珍型计算机及类似装置)中。处理器100包含锁相回路(PLL)140、处理器逻辑130、调制解调器120、存储器110及输入/输出(I/0)电 路150。调制解调器120接收经调制的信号并将其转变为基带信号。存储器110存储 用于处理器逻辑130的数据及指令。处理器逻辑130执行存储于存储器110中的指令 并将数据及控制信息发送到I/0电路150。 1/O电路150包含与显示器、音频装置及类 似装置介接的电路。处理器逻辑130经由总线系统160与调制解调器120、存储器110 及I/O电路150通信。PLL 140接收参考时钟信号145。参考时钟信号145可由处理器100外部的振荡 晶体提供。PLL 140产生频率为所述参考信号的倍数的时钟信号148以触发同步装置， 例如处理器逻辑130、调制解调器120、存储器110、 I/O电路150及总线系统160。 PLL 140是可编程的且可依据处理需求或影响处理器100的环境因素自动地改变时钟 信号148的频率。将结合对图2-10的论述进一步描述PLL 140。所属领域的技术人员应认识到，可对处理器100做出众多变化。举例来说，可能 存在用以单独地控制所述处理器中包含总线系统160在内的各种元件的一个以上锁相 回路。另外，可从特定实施例中省略处理器100中所描绘的一个或一个以上功能块。 可驻留在处理器100的组件内的其它功能块与所述揭示内容无密切联系且为清晰起见 而将其省略。举例来说，处理器逻辑130可包含多级管线、翻译后备缓冲器、数据高 速缓冲存储器及类似装置。图2是图1中所图解说明的锁相回路的第一实施例。PLL 200包含相位检测器/ 比较器210、电荷泵215、低通滤波器220、除法器230、控制逻辑260、振荡器复合 体240A-240B及无干扰多路复用器250。振荡器复合体240A-240B包含振荡器 248A-240B，且将所述振荡器的输出频率大致调节为在选定的频率范围内。为简明起 见，本文仅详细地描述振荡器复合体240A，但振荡器复合体240B可适当地类似且采 用类似组件，只是振荡器复合体240A包含电流控制振荡器248A，其经标定以在低端 频率范围中操作；而振荡器复合体240B包含电流控制振荡器248B，其经标定以在高 端频率范围中操作。另外，振荡器复合体240A包含五位寄存器242A、电本文档来自技高网...

【技术保护点】
一种锁相回路，其包括：　时钟输出；　多个振荡器复合体，其可操作以产生输出信号；及　控制逻辑，其经配置以将所述多个振荡器复合体中的一者的输出信号选择性地耦合到所述时钟输出。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：戴亮，布兰登韦恩刘易斯，杰弗里托德布里奇斯，陈伟华，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]