【技术实现步骤摘要】
本专利技术涉及电子器件领域，尤其涉及一种基于基-4booth编码和改进wallace压缩树的乘法器。
技术介绍
1、乘法器被广泛应用于数字系统中，通常存在功耗高和延迟长的问题；目前的高效和低功耗乘法器算法和架构主要有booth和wallace树结构两种。booth算法通过对乘数的连续位进行编码，生成加减操作以减少部分积的数量，从而提升乘法速度。常见的有基于radix-4和radix-8的booth算法，适用于处理带有较多连续相同位的数。wallace树形结构采用并行处理和多级压缩来提高乘法运行速度，通过生成部分积矩阵，然后采用树形结构的多级加法器压缩部分积，最终使用高速乘法器求和得到乘法结果。但是，现有乘法器的加法器数量多，结构复杂，部分积生成和压缩过程中依然存在较大的资源消耗和延迟问题。
技术实现思路
1、本专利技术的目的在于克服现有技术的缺点，提供了一种基于基-4booth编码和改进wallace压缩树的乘法器，解决了现有技术存在的不足。
2、本专利技术的目的通过以下技术方案来实现：一种基于基-4booth编码和改进wallace压缩树的乘法器，所述乘法器包括部分积生成模块、部分积压缩模块和最终求和模块；
3、所述部分积生成模块：通过采用radix-4 booth算法将输入乘数重新编码为多个部分积，形成紧凑的部分积阵列；
4、所述部分积压缩模块：通过利用改进的wallace树压缩结构，通过两种压缩器对部分积进行快速压缩，降低计算路径延迟；p>
5、所述最终求和模块：使用高速加法器对压缩后的部分积进行求和，得到最终的乘法结果。
6、所述radix-4 booth算法对乘数重新编码，并且产生相应的控制信号，根据乘数的数量按照每三位乘数作为一组，每两组重叠一位的方式进行分组，每组按照b＝bn-1×(-2)n-1+bn-2×2n-2+…+b1×21+b0×20+b-1的方式进行编码，其中，b表示乘数。
7、所述两种压缩器包括进位保留加法器和带进位的一位全加器，两种压缩器的关键路径上都有2个xor门的延时。
8、所述改进的wallace树压缩结构由两个进位保留加法器和两个带进位的一位全加器组成；部分积生成模块产生p0-p8一共8个部分积，p0和p1部分积加1后输入到第一进位保留加法器，p1部分积直接输入到第一进位保留加法器，p3-p5部分积输入到第二进位保留加法器，两个进位保留加法器均输入到第一带进位的一位全加器，第一带进位的一位全加器和p6和p7部分积输入到第二带进位的一位全加器。
9、本专利技术具有以下优点：一种基于基-4booth编码和改进wallace压缩树的乘法器，采用基-4booth编码算法，使部分积阵列排列规则，减少了电路面积，采用新的3-2与4-2压缩器相混合的树型压缩结构来实现wallace树，提高了压缩效率并降低关键延迟。
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1.一种基于基-4Booth编码和改进Wallace压缩树的乘法器，其特征在于：所述乘法器包括部分积生成模块、部分积压缩模块和最终求和模块；
2.根据权利要求1所述的一种基于基-4Booth编码和改进Wallace压缩树的乘法器，其特征在于：所述Radix-4 Booth算法对乘数重新编码，并且产生相应的控制信号，根据乘数的数量按照每三位乘数作为一组，每两组重叠一位的方式进行分组，每组按照B＝Bn-1×(-2)n-1+Bn-2×2n-2+…+B1×21+B0×20+B-1的方式进行编码，其中，B表示乘数。
3.根据权利要求1所述的一种基于基-4Booth编码和改进Wallace压缩树的乘法器，其特征在于：所述两种压缩器包括进位保留加法器和带进位的一位全加器，两种压缩器的关键路径上都有2个XOR门的延时。
4.根据权利要求3所述的一种基于基-4Booth编码和改进Wallace压缩树的乘法器，其特征在于：所述改进的Wallace树压缩结构由两个进位保留加法器和两个带进位的一位全加器组成；部分积生成模块产生P0-P8一共8个部分积，P0和P1部分积
...【技术特征摘要】
1.一种基于基-4booth编码和改进wallace压缩树的乘法器，其特征在于：所述乘法器包括部分积生成模块、部分积压缩模块和最终求和模块；
2.根据权利要求1所述的一种基于基-4booth编码和改进wallace压缩树的乘法器，其特征在于：所述radix-4 booth算法对乘数重新编码，并且产生相应的控制信号，根据乘数的数量按照每三位乘数作为一组，每两组重叠一位的方式进行分组，每组按照b＝bn-1×(-2)n-1+bn-2×2n-2+…+b1×21+b0×20+b-1的方式进行编码，其中，b表示乘数。
3.根据权利要求1所述的一种基于基-4booth编码和改进wallace压缩树...
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