【技术实现步骤摘要】
本专利技术涉及led显示通讯，更具体地说，涉及一种自适应单线并联和级联的通信方法及系统。
技术介绍
1、在当今社会，电子信息已经和人类密不可分，我们每天接触的电子产品都会进行电子通讯，所有电子通讯是电子产品的重要环节；在电子产品中内部各器件必需进行通讯来协调工作，同样也会与其它电子产品进行通讯来配合工作。在通讯之前双方需进行约定通讯协议，这样才能保证双方通讯正常，目前现有的通信协议种类繁多，有线的、无线的；或是短距离、中距离、远距离；或是低速、中速、高速等；每种协议有一定的特性应用场景，根据场景定义出相对比较合适的协议，同时也需考虑硬件成本和装配等诸多因素。
2、单线通讯传输日益普及，尤其在led显示通讯成为主流，目前比较常见的使用的是单线级联方式，如图一所示。主机先给芯片1的si发送数据，芯片1接收的数据进行解码截取再通过so转发给下一颗芯片2，同样以此类推，每颗芯片进行解码截取再转发，如图二所示。
3、从上面所述的技术存在以下问题：
4、由于采用单线级联技术，每颗即是数据接收解码有要进行数据转发，而且在在数据不到传输的情况很容易将芯片损坏，一旦中间有芯片损坏，就直接导致后续的芯片都无法接收到数据，从而到时后续的芯片都不能正常工作。
5、芯片本身在数据解码时存在一定的时序偏差，而这种偏差是芯片造成的，这样每颗芯片都会产生一定的偏差，这种偏差的累计到一定程度会导致后面的芯片解码错误。
6、这种级联技术只能进行数据解码、截取、转发，使通讯传输变得极其单纯，无法控制芯片内部
7、该级联技术只是单纯传输数据给后续芯片，无任何机制来检测级联芯片接收解码数据正确。
8、单线数据传输采用固定频率进行解码，需要主机发出的数据符合芯片的解码频率，而且芯片内部的解码频率随电压温度存在偏差、各颗芯片的频率也存在偏差，这样在方案调试时带来极大的工作量，甚至无法调调整个控制方案和系统。
9、在上诉单线级联传输技术中，存在主机调试复杂，需不断调整数据输出频率来适应芯片的解码频率；主机数据只能输出给芯片，芯片无法将数据回传给主机；中途任意一颗芯片损坏会导致后面的芯片无法接收到数据；或中途芯片解码错误从而导致后续的芯片接收到错误的数据。为了解决上述问题，急需一种自适应单线并联和级联的通信方法及系统。
技术实现思路
1、本专利技术要解决的技术问题在于，针对现有技术的上述缺陷，提供一种自适应单线并联和级联的通信方法，还提供了一种自适应单线并联和级联的通信系统。
2、本专利技术解决其技术问题所采用的技术方案是：
3、构造一种自适应单线并联和级联的通信方法，其中，包括系统构架，所述系统构架包括主机和多个led芯片，所述主机上设置有第一信号输出口、第二信号输出口和信号接收口，所述led芯片上设置有并行输入口pi、串行输入口si以及信号输出口so；多个所述led芯片依次串联，所述第一信号输出口与最前端的所述led芯片的si口连接，所述信号接收口与最尾端的所述led芯片的so口连接；所述第二信号输出口与每一所述led芯片的pi口连接；
4、主机与led芯片通信采用方法：
5、主机输出信号从0变为1为单bit的起始点，等待到数据bit时间长度的1/2时，进行锁定数据是否为0还是为1；
6、若在时间的1/2处信号线上的数据为0，则该bit数据为0，否则该bit数据为1；
7、当1bit数据发送完成后，紧接着发下1bit数据，直至数据发送完毕；
8、led芯片内部按照在数据时间长度1/2进行将每一bit的数据进行解码，得到主机所发送的所有数据；
9、当数据发送完后，主机输出0电平，直到要发下一组数据。
10、本专利技术所述的自适应单线并联和级联的通信方法，其中，led芯片设置有高速时钟；所述方法还包括步骤：
11、主机在发送有效数据前增加2n个空数据进行数据频率学习,n为大于0的整数；
12、led芯片通过高速时钟计2n个空数据的时钟个数，将得到时钟个数除2n即为单个bit的时钟个数tbit；
13、对空数据之后的数据用tbit/2的时间点数据解码，当在该时间点输入信号为0，则该bit解码为0，反之为1；
14、等待期间，主机发送信号输出0电平，当led芯片内部0电平计数器大于2n bits时间宽度后，下一组数据将重新启动频率学习。
15、本专利技术所述的自适应单线并联和级联的通信方法，其中，对主机下发数据格式采用如下定义：
16、频率学习+指令名称+执行参数；
17、指令名称包括：地址烧录指令、写内部寄存器指令、写显示数据指令、读内部寄存器指令和输入切换指令中一种或多种。
18、本专利技术所述的自适应单线并联和级联的通信方法，其中，所述主机在并联模式下与led芯片通信；
19、在led芯片进入正常接收数据前，对每颗led芯片在级联模式烧录唯一的地址。
20、本专利技术所述的自适应单线并联和级联的通信方法，其中，所述在led芯片进入正常接收数据前，对每颗led芯片在级联模式烧录唯一的地址采用方法：
21、主机的pi信号输出高电平，待1毫秒后所有芯片进入级联模式，数据输入切换到si口；
22、主机发送地址烧录指令且后面地址为0，此时led芯片进入地址烧录等待模式，所有led芯片的so口暂时关闭输出；
23、主机发送地址烧录指令且后面地址为1，第一颗led芯片接收到该指令和地址后进入烧录，将地址写入芯片内部存储位置；
24、待烧录完成后第一颗led芯片打开so口，将si口输入的数据从so口输出；
25、主机发送地址烧录指令且后面地址为2，第一颗led芯片将si口输入的数据从so口输出；第二颗led芯片的si口接收到地址不为0的wr_addr指令，将接收到的地址写入芯片内部存储位置；
26、以此类推，直到第n颗led芯片将地址n写入芯片内部存储位置；
27、led芯片在上电后芯片内部产生上电复位，待复位完成一段时间后，led芯片内部自动加载内部存储地址，待地址加载完成后，整个级联系统进入正常工作。
28、本专利技术所述的自适应单线并联和级联的通信方法，其中，所述方法还包括：
29、若在已有的级联系统中，发现中间有led芯片损坏需更换，在更换完后需重新给该芯片烧写地址；
30、当led芯片内部的地址已经烧写过，led芯片内部不启动烧写。
31、本专利技术所述的自适应单线并联和级联的通信方法，其中，所述写内部寄存器指令格式包括：写内部寄存器指令+led芯片地址+寄存器地址+寄存器参数；
32、写内部寄存器方法包括步骤：主机根据应用的需要，配置led芯片内部功能寄存器参数；当主机送出的芯片地址为0时，进行全局配置，所有led芯片对应的寄本文档来自技高网...
【技术保护点】
1.一种自适应单线并联和级联的通信方法，其特征在于，包括系统构架，所述系统构架包括主机和多个LED芯片，所述主机上设置有第一信号输出口、第二信号输出口和信号接收口，所述LED芯片上设置有并行输入口PI、串行输入口SI以及信号输出口SO；多个所述LED芯片依次串联，所述第一信号输出口与最前端的所述LED芯片的SI口连接，所述信号接收口与最尾端的所述LED芯片的SO口连接；所述第二信号输出口与每一所述LED芯片的PI口连接；
2.根据权利要求1所述的自适应单线并联和级联的通信方法，其特征在于，LED芯片设置有高速时钟；所述方法还包括步骤：
3.根据权利要求2所述的自适应单线并联和级联的通信方法，其特征在于，对主机下发数据格式采用如下定义：
4.根据权利要求2所述的自适应单线并联和级联的通信方法，其特征在于，所述主机在并联模式下与LED芯片通信；
5.根据权利要求4所述的自适应单线并联和级联的通信方法，其特征在于，所述在LED芯片进入正常接收数据前，对每颗LED芯片在级联模式烧录唯一的地址采用方法：
6.根据权利要求5所述的自
7.根据权利要求3所述的自适应单线并联和级联的通信方法，其特征在于，所述写内部寄存器指令格式包括：写内部寄存器指令+LED芯片地址+寄存器地址+寄存器参数；
8.根据权利要求3所述的自适应单线并联和级联的通信方法，其特征在于，所述写显示数据格式包括：写显示数据指令+首数据地址+数据1+数据2+........+数据n；
9.根据权利要求1所述的自适应单线并联和级联的通信方法，其特征在于，所述方法还包括对LED芯片的输入口进行切换步骤：
10.一种自适应单线并联和级联的通信的系统，应用如权利要求1-9任一所述的自适应单线并联和级联的通信方法，其特征在于，所述系统包括所述系统构架；
...【技术特征摘要】
1.一种自适应单线并联和级联的通信方法，其特征在于，包括系统构架，所述系统构架包括主机和多个led芯片，所述主机上设置有第一信号输出口、第二信号输出口和信号接收口，所述led芯片上设置有并行输入口pi、串行输入口si以及信号输出口so；多个所述led芯片依次串联，所述第一信号输出口与最前端的所述led芯片的si口连接，所述信号接收口与最尾端的所述led芯片的so口连接；所述第二信号输出口与每一所述led芯片的pi口连接；
2.根据权利要求1所述的自适应单线并联和级联的通信方法，其特征在于，led芯片设置有高速时钟；所述方法还包括步骤：
3.根据权利要求2所述的自适应单线并联和级联的通信方法，其特征在于，对主机下发数据格式采用如下定义：
4.根据权利要求2所述的自适应单线并联和级联的通信方法，其特征在于，所述主机在并联模式下与led芯片通信；
5.根据权利要求4所述的自适应单线并联和级联...
【专利技术属性】
技术研发人员：钟永红，唐忠元，
申请(专利权)人：深圳市国芯晟科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。