【技术实现步骤摘要】
本专利技术涉及半导体加工的，具体涉及了一种半导体器件的加工方法，以及一种半导体器件。
技术介绍
1、随着芯片的迭代以及应用领域的拓展，bcd(bipolar-cmos-dmos)芯片被广泛应用于新能源汽车、智能家具和5g通信等领域。面对对于功率器件电压平台的增加以及集成度的进一步提升的市场需求，功率区与逻辑电路之间的隔离是器件集成的重中之重。深沟隔离(deep trench isolation，dti)由于其出色的隔离性能，以及较低的器件面积被广泛应用于中高压功率器件中。
2、目前，业内通常在浅槽隔离(shallow trench isolation，sti)工艺前后增加深槽工艺来实现器件之间的隔离。具体可以参看图1a～1g，在沟槽加工的过程中，在图1a所示的衬底(substrate，sub)110上直接浅槽隔离111，然后在浅槽隔离111上沉积硬掩膜(hardmask，hm)层120。如图1b所示，在硬掩膜层120上通过涂布光刻胶形成光阻(photoresist，pr)层130，然后经由光刻定义刻蚀区域131。之后，如图1c所示，在确定的刻蚀区域131进行硬掩膜刻蚀。之后，如图1d所示，以硬掩膜层120为遮挡，对衬底110进行深槽刻蚀，以在衬底120中刻蚀形成深沟槽1310。然后，如图1e所示，采用填充介质140对深沟槽1310进行沟槽回填，其中，用于填充深沟槽1310的氧化层可以一直沉积直至高于硬掩膜层120。在此之后，如图1f所示，通过化学机械平坦化以去除高于硬掩膜层120的填充介质140。最后，如图1g所示，
3、然而，在上述工艺实现的过程中，一方面，由于深沟槽1310的深宽比较大，这会增加后续沟槽回填的难度，需要特殊的机台来实现高深宽比工艺(high aspect ratioprocess，harp)，从而导致设备成本增加。另一方面，由于填充介质140的收口位置会决定工艺的窗口，如果收口靠上，如图1g所示，在湿法刻蚀工艺中，可能会将深沟隔离141吃出一个小缝1410，影响其隔离性能。此外，浅槽隔离111与深沟隔离141的填充介质不同。在经过湿法刻蚀工艺后，由于薄膜(如氧化层)致密性不同会引起刻蚀速率的差异，最终导致在深沟隔离141与浅槽隔离111边界会产生台阶差，从而引入不必要的杂质残留。目前，需要采用多次回填以及化学机械抛光(chemical mechanical polishing，cmp)，才能保证隔离介质的收口位置以及顶部薄膜性质的一致性，耗时增加，而且影响产能且提高了工艺成本。
4、为了解决现有技术中存在的上述问题，本领域亟需一种半导体器件的加工技术，能够避免在制备半导体器件的湿法沉积工艺中在隔离沟槽处形成台阶差的缺陷，同时还能降低对harp工艺填充率的要求，从而提升工艺速度，并降低工艺成本。
技术实现思路
1、以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之前序。
2、为了克服现有技术存在的上述缺陷，本专利技术提供了一种半导体器件的加工方法，以及一种半导体器件，能够避免在制备半导体器件的湿法沉积工艺中在隔离沟槽处形成台阶差的缺陷，同时还能降低对harp工艺填充率的要求，从而提升工艺速度，并降低工艺成本。
3、具体来说，根据本专利技术的第一方面提供的上述半导体器件的加工方法，包括以下步骤：准备待加工样本，其中，所述待加工样本中包括衬底，以及位于所述衬底之上的半导体器件，所述半导体器件中包括功率区和逻辑电路区；对所述功率区和所述逻辑电路区之间的至少一个目标位置进行深沟槽刻蚀，以形成至少一个抵达所述衬底的隔离沟槽；对各所述隔离沟槽进行深沟槽回填，以形成至少一个顶部由硬掩模层封口的隔离空腔；以及对所述硬掩模层进行平坦化处理，以获得带有平整表面及至少一个顶部封口的隔离空腔的半导体器件。
4、进一步地，在本专利技术的一些实施例中，所述准备待加工样本的步骤包括：准备衬底；以及对所述衬底进行至少一次沉积工艺和至少一次湿法刻蚀工艺，以在所述衬底之上生成至少一个带有所述功率区和所述逻辑电路区的半导体器件。
5、进一步地，在本专利技术的一些实施例中，所述对所述功率区和所述逻辑电路区之间的至少一个目标位置进行深沟槽刻蚀，以形成至少一个抵达所述衬底的隔离沟槽的步骤包括：对所述待加工样本进行硬掩膜层沉积，以在其上生成一硬掩膜层；在所述硬掩膜层上生成一光阻层；遮挡所述隔离沟槽的图案，并对所述光阻层进行曝光和显影，以获得去除所述图案的光阻层；以及对去除所述图案的光阻层，以及所述隔离沟槽的图案区的硬掩膜层进行所述深沟槽刻蚀，以形成所述隔离沟槽。
6、进一步地，在本专利技术的一些实施例中，所述对所述待加工样本进行硬掩膜层沉积，以在其上生成一硬掩膜层的步骤包括：对所述待加工样本进行sio2沉积，以在其上生成厚度为的sio2硬掩膜层。
7、进一步地，在本专利技术的一些实施例中，所述在所述硬掩膜层上生成一光阻层的步骤包括：对所述硬掩膜层进行光刻胶旋涂，以在其上生成厚度为1.5um～3um的光阻层。
8、进一步地，在本专利技术的一些实施例中，所述对去除所述图案的光阻层，以及所述隔离沟槽的图案区的硬掩膜层进行所述深沟槽刻蚀，以形成所述隔离沟槽的步骤包括：经由c4f8和o2的混合气体，对去除所述图案的光阻层，以及所述隔离沟槽的图案区的硬掩膜层进行硬掩膜刻蚀；以及经由sf6和o2的混合气体，对经过所述硬掩膜刻蚀的待加工样本进行所述深沟槽刻蚀，以形成所述隔离沟槽。
9、进一步地，在本专利技术的一些实施例中，所述对各所述隔离沟槽进行深沟槽回填，以形成至少一个顶部由硬掩模层封口的隔离空腔的步骤包括：对形成所述隔离沟槽的待加工样本进行的sio2沉积，以形成至少一个顶部由sio2硬掩模层封口的隔离空腔。
10、进一步地，在本专利技术的一些实施例中，所述对所述硬掩模层进行平坦化处理的步骤包括：对所述硬掩模层进行厚度为的化学机械研磨，并在各所述隔离空腔的上方保留厚度不小于的顶部封口。
11、进一步地，在本专利技术的一些实施例中，所述半导体器件选自双极性晶体管、cmos晶体管、dmos晶体管中的至少一者。
12、此外，根据本专利技术的第二方面提供的上述半导体器件，位于衬底之上，以包括功率区和逻辑电路区，所述功率区和所述逻辑电路区之间具有至少一个抵达所述衬底，并带有顶部封口的隔离空腔，所述隔离空腔的顶部封口与所述功率区和所述逻辑电路区上方的硬掩膜层构成一体成型的平整表面。
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1.一种半导体器件的加工方法，其特征在于，包括以下步骤：
2.如权利要求1所述的加工方法，其特征在于，所述准备待加工样本的步骤包括：
3.如权利要求1所述的加工方法，其特征在于，所述对所述功率区和所述逻辑电路区之间的至少一个目标位置进行深沟槽刻蚀，以形成至少一个抵达所述衬底的隔离沟槽的步骤包括：
4.如权利要求3所述的加工方法，其特征在于，所述对所述待加工样本进行硬掩膜层沉积，以在其上生成一硬掩膜层的步骤包括：
5.如权利要求3所述的加工方法，其特征在于，所述在所述硬掩膜层上生成一光阻层的步骤包括：
6.如权利要求3所述的加工方法，其特征在于，所述对去除所述图案的光阻层，以及所述隔离沟槽的图案区的硬掩膜层进行所述深沟槽刻蚀，以形成所述隔离沟槽的步骤包括：
7.如权利要求1所述的加工方法，其特征在于，所述对各所述隔离沟槽进行深沟槽回填，以形成至少一个顶部由硬掩模层封口的隔离空腔的步骤包括：
8.如权利要求1所述的加工方法，其特征在于，所述对所述硬掩模层进行平坦化处理的步骤包括：
9.如权
10.一种半导体器件，位于衬底之上，包括功率区和逻辑电路区，其特征在于，所述功率区和所述逻辑电路区之间具有至少一个抵达所述衬底，并带有顶部封口的隔离空腔，所述隔离空腔的顶部封口与所述功率区和所述逻辑电路区上方的硬掩膜层构成一体成型的平整表面。
...【技术特征摘要】
1.一种半导体器件的加工方法，其特征在于，包括以下步骤：
2.如权利要求1所述的加工方法，其特征在于，所述准备待加工样本的步骤包括：
3.如权利要求1所述的加工方法，其特征在于，所述对所述功率区和所述逻辑电路区之间的至少一个目标位置进行深沟槽刻蚀，以形成至少一个抵达所述衬底的隔离沟槽的步骤包括：
4.如权利要求3所述的加工方法，其特征在于，所述对所述待加工样本进行硬掩膜层沉积，以在其上生成一硬掩膜层的步骤包括：
5.如权利要求3所述的加工方法，其特征在于，所述在所述硬掩膜层上生成一光阻层的步骤包括：
6.如权利要求3所述的加工方法，其特征在于，所述对去除所述图案的光阻层，以及所述隔离沟槽的图案区的硬掩膜层进行所述深...
【专利技术属性】
技术研发人员：万鹏，陈水良，
申请(专利权)人：杭州富芯半导体有限公司，
类型：发明
国别省市：
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