System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind()
【技术实现步骤摘要】
本专利技术属于集成电路设计,更具体地,涉及一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统。
技术介绍
1、冯诺依曼架构的“存储墙”限制了芯片计算性能的提升,现有的vlsi芯片面临算力和能效瓶颈,高性能计算芯片的能效需求和现行冯氏架构所能提供的能效算力相差2~3个数量级,因此亟需大容量、非易失存储器件和非冯架构技术来提升芯片算力和能效。而研究显示,在众多新型非易失存储器当中,铁电晶体管fefet在功耗方面有潜在的巨大优势,并且可以实现与3d nand flash相类似的结构,具有潜在的高集成度优势,因此,存取时间短,功耗低,与先进制造兼容的铪基铁电晶体管,成为了新型非易失存储器中最有潜力的候选者。
2、近年来,铁电材料器件和芯片研究一直是微电子研究的重要高
,在非易失存储器、神经网络,可重构器件等领域都有很多关于fefet的研究报道。特别地,从2011年首款cmos工艺兼容的铪基铁电晶体管被提出,关于铁电逻辑单元和逻辑重构的研究不断深入。如sourav dutta等在ieee transactions on electron devices中发表的名为experimental demonstration of gate-level logic camouflaging and run-timereconfigurability using ferroelectric fet for hardware security的文章中,首次提出了基于8个fefet的电路模块,利用fefet的阈值电压编程实现了
技术实现思路
1、针对现有技术的以上缺陷或改进需求,本专利技术提供了一种基于铁电晶体管的可重构逻辑单元、控制方法及可重构逻辑系统,其目的在于,提供一种版图面积小、计算功耗低且重构能力强的可重构逻辑单元。
2、为了实现上述目的,第一方面,本专利技术提供了一种基于铁电晶体管的可重构逻辑单元,包括:p型mosfet、第一n型fefet、第二n型fefet和第三n型fefet;
3、第一n型fefet和第二n型fefet并联,二者的漏极均与p型mosfet的漏极相连,二者的源极均与第三n型fefet的漏极连接;第三n型fefet的源极接地;
4、p型mosfet及各n型fefet的栅极作为可重构逻辑单元的输入端,用于接收控制信号,以控制p型mosfet的通断状态,以及各n型fefet的极化状态及极化状态下的通断状态,使得该可重构逻辑单元执行目标逻辑运算;p型mosfet的漏极作为可重构逻辑单元的输出端。
5、第二方面,本专利技术提供了上述可重构逻辑单元的控制方法,包括:控制所述可重构逻辑单元中p型mosfet的通断状态、各n型fefet的极化状态及极化状态下的通断状态,使所述可重构逻辑单元执行目标逻辑运算。
6、进一步优选地,目标逻辑运算的类型包括:真逻辑运算、假逻辑运算和对输入逻辑值进行的逻辑运算;其中,输入逻辑值包括:逻辑值p和/或逻辑值q;
7、记p型mosfet的源极和栅极为s端和g端;记第一n型fefet和第二n型fefet中任意一个n型fefet的栅极为a端,另一个n型fefet的栅极为b端;记第三n型fefet的栅极为e端;p型mosfet的漏极为可重构逻辑单元的输出端;
8、上述控制方法包括:
9、当目标逻辑运算为真逻辑运算时,在s端接入正电源电压vdd,并在g端施加低电平电压;
10、当目标逻辑运算为假逻辑运算时,将s端接地;
11、当目标逻辑运算为p逻辑运算时,预先在s端接入正电源电压vdd,并在a端、e端分别施加正极化电压,在b端施加负极化电压;然后在a端施加逻辑电压信号在b端施加高电平电压或低电平电压,在e端施加高电平电压,在g端施加高电平电压;
12、当目标逻辑运算为q逻辑运算时,预先在s端接入正电源电压vdd,并在b端、e端分别施加正极化电压,在a端施加负极化电压;然后在a端施加高电平电压或低电平电压,在b端施加逻辑电压信号在e端施加高电平电压,在g端施加高电平电压;
13、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、e端分别施加正极化电压,在b端施加负极化电压;然后在a端施加逻辑电压信号p,在b端施加高电平电压或低电平电压,在e端施加高电平电压,在g端施加高电平电压;
14、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在b端、e端分别施加正极化电压,在a端施加负极化电压;然后在a端施加高电平电压或低电平电压,在b端施加逻辑电压信号q,在e端施加高电平电压,在g端施加高电平电压;
15、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、b端、e端分别施加正极化电压;然后在a端施加逻辑电压信号p,在b端施加逻辑电压信号q,在e端施加高电平电压,在g端施加高电平电压;
16、当目标逻辑运算为p·q逻辑运算时,预先在s端接入正电源电压vdd,并在a端、b端、e端分别施加正极化电压;然后在a端施加逻辑电压信号在b端施加逻辑电压信号在e端施加高电平电压,在g端施加高电平电压;
17、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、b端、e端分别施加正极化电压;然后在a端施加逻辑电压信号在b端施加逻辑电压信号q,在e端施加高电平电压,在g端施加高电平电压;
18、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、b端、e端分别施加正极化电压;然后在a端施加逻辑电压信号p,在b端施加逻辑电压信号在e端施加高电平电压,在g端施加高电平电压;
19、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、e端分别施加正极化电压,在b端施加负极化电压;然后在a端施加逻辑电压信号p,在b端施加低电平电压,在e端施加逻辑电压信号q,在g端施加高电平电压;
20、当目标逻辑运算为p+q逻辑运算时,预先在s端接入正电源电压vdd,并在a端、e端分别施加正极化电压,在b端施加负极化电压;然后在a端施加逻辑电压信号在b端施加低电平电压,在e端施加逻辑电压信号在g端施加高电平电压;
21、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、e端分别施加正极化电压,在b端施加负极化电压;然后在a端施加逻辑电压信号在b端施加低电平电压,在e端施加逻辑电压信号q,在g端施加高电平电压;
22、当目标逻辑运算为逻辑运算时,预先在s端接入正电源电压vdd,并在a端、e端分别施加正极化电压,在b端施加负极化电压;然后在a端施加逻辑电压信号p,在b端施加低电平本文档来自技高网...
【技术保护点】
1.一种基于铁电晶体管的可重构逻辑单元,其特征在于,包括:P型MOSFET、第一N型FeFET、第二N型FeFET和第三N型FeFET;
2.权利要求1所述可重构逻辑单元的控制方法,其特征在于,包括:控制所述可重构逻辑单元中P型MOSFET的通断状态、各N型FeFET的极化状态及极化状态下的通断状态,使所述可重构逻辑单元执行目标逻辑运算。
3.根据权利要求2所述的控制方法,其特征在于,所述目标逻辑运算的类型包括:真逻辑运算、假逻辑运算和对输入逻辑值进行的逻辑运算;所述输入逻辑值包括:逻辑值p和/或逻辑值q;
4.根据权利要求3所述的控制方法,其特征在于,当所述逻辑值p为1时,所述逻辑电压信号p为高电平电压,所述逻辑电压信号为低电平电压;当所述逻辑值p为0时,所述逻辑电压信号p为低电平电压,所述逻辑电压信号为高电平电压;
5.根据权利要求4任意一项所述的控制方法,其特征在于,在每一种逻辑运算操作中,执行完在不同端施加对应极化电压的操作后,并行执行在不同端施加对应电平电压的操作。
6.根据权利要求5所述的控制方法,其特征在于
7.根据权利要求2-6任意一项所述的控制方法,其特征在于,当所述可重构逻辑单元的输出信号为高电平电压时,所述目标逻辑运算的结果为1;当所述可重构逻辑单元的输出信号为低电平电压时,所述目标逻辑运算的结果为0。
8.一种可重构逻辑系统,其特征在于,包括:控制器、及权利要求1所述的可重构逻辑单元;
...【技术特征摘要】
1.一种基于铁电晶体管的可重构逻辑单元,其特征在于,包括:p型mosfet、第一n型fefet、第二n型fefet和第三n型fefet;
2.权利要求1所述可重构逻辑单元的控制方法,其特征在于,包括:控制所述可重构逻辑单元中p型mosfet的通断状态、各n型fefet的极化状态及极化状态下的通断状态,使所述可重构逻辑单元执行目标逻辑运算。
3.根据权利要求2所述的控制方法,其特征在于,所述目标逻辑运算的类型包括:真逻辑运算、假逻辑运算和对输入逻辑值进行的逻辑运算;所述输入逻辑值包括:逻辑值p和/或逻辑值q;
4.根据权利要求3所述的控制方法,其特征在于,当所述逻辑值p为1时,所述逻辑电压信号p为高电平电压,所述逻辑电压信号为低电平电压;当所述逻辑...
【专利技术属性】
技术研发人员:薛堪豪,陈紫慧,朱彪,缪向水,
申请(专利权)人:华中科技大学,
类型:发明
国别省市:
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。