一种TMV fan‑out颗粒及其封装方法和在多芯片封装结构中的应用，TMV fan‑out颗粒包括晶片die、第一重布线层RDL、第二重布线层RDL和塑封通孔TMV和塑封料；晶片的正面连接第一重布线层，晶片的背面连接第二重布线层，在第一重布线层和第二重布线层之间连接多个塑封通孔TMV，各个塑封通孔在晶片的外围，在第一、二重布线层以及晶片和塑封通孔之间的空隙填满塑封料；晶片的正面的焊盘pad通过第一重布线层导通于对应的塑封通孔TMV；第一重布线层的背向晶片一面还连接有焊盘pad，该焊盘pad上有凸块bump；第二重布线层的背向晶片一面有焊盘pad，塑封通孔TMV通过第二重布线层导通到对应焊盘pad。
【技术实现步骤摘要】
本专利技术涉及半导体封装技术、电子芯片封装技术、多die堆叠封装、晶圆级封装、基板封装等技术，具体是一种降低封装尺寸、提升电性能、提升散热能力的多芯片封装(wb+fc混合互连封装)方法与结构。
技术介绍
1、电子封装技术发展迅速，为适应电子小型化、集成化、系统化的发展趋势，封装技术逐渐朝着多晶片die堆叠封装的方向发展，以达到将不同功能的芯片chip集成到一颗封装里面。多die堆叠封装mcm(muti-chip module)目前已经非常成熟，广泛应用于各种产品领域。多die垂直堆叠封装最常见的两种封装形式为：纯wb打线互连，以及fc+wb hybrid混合互连。参考图1的纯wb打线互连封装结构和fc+wb hybrid混合互连封装结构的尺寸对比图，图中，a表示纯wb打线互连封装结构，b～e分别表示四种wb+fc混合互连封装结构。
2、纯wb打线互连。
3、如图1中的标识a的纯wb打线互连封装结构所示，三颗die(分别为第一die1、第二die2和第三die3)都使用wb打线互连工艺，在基板上形成信号互连，每颗die都需要将wb线拉出并打到最下面的基板4上，这将导致一些明显的缺点，例如：
4、1)上层的第二die2/第三die3打线长度过大，在后续的注塑塑封工序，打线容易被冲弯，导致线之间碰撞短路等。
5、2)较长的打线影响了第一die1与第二die2，以及第一die1与第三die3之间的高效通信，特别是高速高频信号，键合线会带来明显的寄生电感电容，严重影响信号传输质量。
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p>6、3)打线具有一定的弧高，使得封装厚度做不小，不利于散热，也不利于封装小型化。7、4)三颗die都打线到基板上，导致基板上需要分布多圈密集的用于打线的金手指finger，使得封装尺寸无法做小，不利于降低成本。
8、fc+wb hybrid混合互连。
9、如图1中的分别标识b、c、d和e的四种fc+wb hybrid混合互连封装结构所示，三颗die中既有采用wb打线工艺，又有采用flip chip倒装贴片工艺。使用wb工艺的die必须正面朝上，使用fc工艺的die必须正面朝下。对于紧邻的两颗die，要么都是使用wb，要么一颗使用wb，另一颗使用fc，而无法做到两颗都使用fc。如果紧邻的两颗die都使用fc，则必须通过硅通孔tsv(through silicon via)工艺，而tsv的工艺成本昂贵，且技术难度大，还没有大规模普及应用，仅在一些人工智能/5g通信等前沿行业小规模应用。
10、按照以上分析，对三颗die进行fc+wb组合，只能得到如图1中的b～e标识的四种wb+fc混合互连组封装结构合形式。对b～e四种混合互连形式分析，各自特点如下。
11、标识b的封装结构，中间层的第二die2使用fc工艺，其它两颗die只能使用wb工艺。第三die3的打线过长，导致的缺点有：容易导致注塑冲线、影响高速高频信号传输质量、封装厚度做不小。但是由于第二die2不用打线，相对标识a的纯wb打线互连封装结构，封装尺寸和厚度还是有所下降。
12、标识c的封装结构，底层的第一die1使用fc工艺，其余两颗die使用wb工艺。第二die2和第三die3的打线过长，导致的缺点有：容易导致注塑冲线、影响高速高频信号传输质量、封装厚度做不小。但是由于第一die1不用打线，相对标识a的纯wb打线互连封装结构，封装尺寸有所下降。
13、标识d的封装结构，顶层第三die3使用fc工艺，其余两颗die使用wb工艺。第二die2的打线过长，导致的缺点有：容易导致注塑冲线、影响高速高频信号传输质量、封装厚度做不到最小。但是由于第三die3不用打线，相对标识a的纯wb打线互连封装结构，封装尺寸和厚度有所下降。并且相对于标识b和c的封装结构，封装厚度能够进一步下降。
14、标识e的封装结构，底层die(即第一die1)和顶层die(即第三die3)使用fc工艺，仅第二die2使用wb工艺。第二die2的打线过长，导致的缺点有：容易导致注塑冲线、影响高速高频信号传输质量、封装厚度做不到最小。但是由于第一die1和第三die3不用打线，相对标识a的纯wb打线互连封装结构，封装尺寸和厚度有所下降。封装厚度比标识d的封装结构稍大，但比标识b和c的封装结构要小，最关键的是相对于标识b、c和d的封装结构，封装尺寸还能进一步下降。但是标识e的封装结构的方案，成本对比标识b、c和d的封装结构会更贵，因为2颗die进行fc，但是得到的好处仍然是相对有限的。
技术实现思路
1、为了解决现有技术中存在的以上问题，本专利技术提出tmv fan-out颗粒及其封装方法，以及该颗粒在多芯片封装结构中的应用，最终可以得到一种具有降低打线长度、降低封装尺寸、减小封装厚度、提升电性能、提升封装散热能力的多芯片封装结构。
2、通过本专利技术的工艺方法，制得一种多芯片垂直堆叠的封装结构，其可以解决以上纯wb互连和fc+wb混合互连封装的诸多缺点。
3、本专利技术的技术方案具体如下。
4、一种tmv fan-out颗粒的封装方法，所述封装方法是晶圆级封装方法，其步骤包括：
5、1)在第一载板(carrier)上电镀生长塑封通孔(tmv)；第一载板的尺寸和晶圆(wafer)相同；
6、2)对晶片(die)所在晶圆wafer进行切割，并将切割后的各个晶片背面朝上贴附到第一载板上；每个晶片对应的塑封通孔位于该晶片周围；
7、3)对第一载板进行晶圆级注塑，将各个晶片和塑封通孔全部覆盖，得到重构晶圆；
8、4)对重构晶圆进行研磨，露出各个晶片背面和塑封通孔；
9、5)在重构晶圆的背面实施重布线层(rdl)工艺得到第二重布线层；第二重布线层的顶面制作焊盘(pad)，塑封通孔(tmv)通过第二重布线层导通到对应焊盘；
10、对于一个晶片以及对应的塑封通孔，通过第二重布线层将各个塑封通孔重分布至第二重布线层顶面的对应的焊盘(pad)，这些焊盘位置在晶片上方的中央位置；
11、这些重分布至中央的金属pad将用于和第三die3进行倒装(flip-chip)fc互连。
12、6)去除第一载板，倒转重构晶圆，将第二重布线层的顶面朝下贴附到第二载板(carrier)上，露出晶片的正面；
13、7)在重构晶圆的另一面(即晶片正面所在的面)实施重布线层(rdl)工艺得到第一重布线层；通过第一重布线层将晶片正面的焊盘(pad)进行重分布并与相应的tmv导通；
14、8)在第一重布线层顶面制作焊盘(pad)，再在焊盘(pad)上制作凸块(bump)；
15、9)去除第二载板，并将重构晶圆贴到电子级胶带(即蓝膜)上，晶片的背面朝下；
16、10)切割重构晶圆，得到最终的单颗的tmv fan-out颗粒；
17、所述第二重布线层本文档来自技高网
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【技术保护点】
1.一种TMV fan-out颗粒的封装方法，其特征是所述封装方法是晶圆级封装方法，其步骤包括：
2.一种TMV fan-out颗粒，其特征是包括晶片die、第一重布线层RDL、第二重布线层RDL和塑封通孔TMV和塑封料；
3.一种FC+WB混合互连封装结构，其特征是包括自下而上依次层叠的基板、第一die、第二die和第三die；
4.根据权利要求3所述的FC+WB混合互连封装结构，其特征是对于最上方的TMV fan-out颗粒：第一重布线层的凸块用于将其自身的晶片die与其下方的TMV fan-out颗粒的第二重布线层的焊盘互连，而且用于将其上方的第三die与其下方的TMV fan-out颗粒的第二重布线层的焊盘互连；
5.根据权利要求3所述的FC+WB混合互连封装结构，其特征是在基板的底面相应的焊盘上连接有焊球。
6.一种FC+WB混合互连封装结构的封装方法，其特征是包括步骤：
【技术特征摘要】
1.一种tmv fan-out颗粒的封装方法，其特征是所述封装方法是晶圆级封装方法，其步骤包括：
2.一种tmv fan-out颗粒，其特征是包括晶片die、第一重布线层rdl、第二重布线层rdl和塑封通孔tmv和塑封料；
3.一种fc+wb混合互连封装结构，其特征是包括自下而上依次层叠的基板、第一die、第二die和第三die；
4.根据权利要求3所述的fc+wb混合互连封装结构，其特...
【专利技术属性】
技术研发人员：徐华云，马梅，
申请(专利权)人：南京真芯润和微电子有限公司，
类型：发明
国别省市：
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