【技术实现步骤摘要】
本专利技术涉及存储器控制，具体涉及一种多并口phy共享pll的时钟及控制方法。
技术介绍
1、并口phy系统涉及到物理层（phy）在计算机网络中的角色和功能。在计算机网络中，phy层是osi模型的最底层，负责将数据转换为可以通过物理介质传输的电信号或光信号。phy芯片是实现这一层功能的硬件，它们连接着数据链路层的设备（如mac）和物理介质（如光纤或铜缆线）。共享pll是一种锁相环（pll）技术，其中多个设备或通道共享一个pll，以实现频率和相位的同步与控制。这种技术通常用于高速、高性能和低功率的多通道应用中，以确保多个通道之间的信号同步。共享pll的实现方式可以因应用而异，例如，在fpga中，某些型号的fpga每四路有一个额外的共享pll，或称为qpll，这是一种共享的lcpll，旨在支持高速、高性能和低功率多通道应用。
2、随着各种存储器，比如：ddr(double data rate)，hbm(high bandwidth memory)以及onfi(open nand flash interface)等技术的发展，并口phy系统的速率越来越高，比如目前hbm3e已经高达9600mt/s, 这样phy的工作时钟频率高达(4800mhz)。而由于mc(memory controller)中一般实现了较为复杂的调度算法和ecc算法，这些算法的逻辑深度一般较长，按照目前工艺水平，很难工作在如此高的时钟频率上，因此一般在ddr/hbm/onfi等并口数字系统中引入了频率比系统，即在mc（内存控制器）和phy之间进行
3、dfi接口是支持频率比转换系统的，其中dfi clock是mc的工作时钟频率，dfi phyclock是phy的工作时钟频率，mc和phy的时钟频一般支持1:1,1:2,1:4的频率比，即mc工作在一个分频的时钟频率上或者phy工作一个倍频的时钟频率上。图2中描述的单个phy实例独享pll时钟方案中，在某些应用场景下不适用，比如一个soc内部可能需要例化多个phy实例，而且只有一个外部soc pll时，可能不希望phy内部存在独立的pll，因为多个pll意味着面积和功耗的增加。
技术实现思路
1、本专利技术的目的是提供一种多并口phy共享pll的时钟及控制方法，该方法采用一套多个并口phy共享外部pll的时钟方案，节省了芯片中pll的数量，降低了芯片的面积和功耗，特别适用于面积较小，有超低功耗要求的芯片，不仅仅适用于单个并口phy的系统，更适用于多并口phy的系统，让并口phy在soc系统中的集成方式变得更加灵活多样化。
2、一种多并口phy共享pll的时钟，包括：soc锁相环、多个phy和多个内存控制器；
3、所述soc锁相环与所述phy和所述内存控制器连接，用于提供时钟信号。
4、优选地，所述phy包括：dfi时钟路径和dfi phy时钟路径；
5、所述dfi phy时钟路径的时钟信号由所述soc锁相环直接提供；
6、所述dfi时钟路径的时钟信号由所述soc锁相环输出的信号经过分频电路后提供。
7、优选地，所述phy还包括：2/4分频的分频器；
8、所述2/4分频的分频器与所述soc锁相环和dfi phy时钟路径连接，用于将输入给phy的高速时钟进行分频，产生一个内部的低速时钟。
9、优选地，所述dfi时钟路径包括由所述soc锁相环至phy内部的第一触发器和第四触发器的时钟信号输入端；
10、所述dfi phy时钟路径包括由所述soc锁相环至phy内部的第二触发器和第三触发器的时钟信号输入端。
11、优选地，从第一触发器到第二触发器的第一路径包括：
12、启动时钟：由soc锁相环产生时钟信号从第一端口进入phy，然后时钟信号从第一端口到第一触发器的时钟信号输入端；
13、捕获时钟：由soc锁相环产生时钟信号从第二端口进入phy，然后时钟信号从第二端口到第二触发器的时钟信号输入端。
14、优选地，从第三触发器到第四触发器的第二路径包括：
15、启动时钟：由soc锁相环产生时钟信号从第二端口进入phy，然后时钟信号从第二端口到第三触发器的时钟信号输入端；
16、捕获时钟：由soc锁相环产生时钟信号从第一端口进入phy，然后时钟信号从第一端口到第四触发器的时钟信号输入端。
17、优选地，所述dfi phy时钟路径包括由所述soc锁相环至phy内部的2/4分频的分频器，2/4分频的分频器将时钟信号传输至第五触发器和第八触发器的时钟信号输入端；
18、所述dfi phy时钟路径还包括由所述soc锁相环至第六触发器和第七触发器的时钟信号输入端。
19、优选地，从第五触发器到第六触发器的第一路径包括：
20、启动时钟：由soc锁相环产生时钟信号从第二端口进入phy，经过phy内部的2/4分频的分频器后时钟信号到达第五触发器的时钟信号输入端；
21、捕获时钟：由soc锁相环产生时钟信号从第二端口进入phy，然后时钟信号从第二端口到达第六触发器的时钟信号输入端。
22、优选地，从第七触发器到第八触发器的第二路径包括：
23、启动时钟：由soc锁相环产生时钟信号从第二端口进入phy，然后时钟信号从第二端口到达第七触发器的时钟信号输入端；
24、捕获时钟：由soc锁相环产生时钟信号从第二端口进入phy，经过phy内部的2/4分频的分频器后时钟信号到达第八触发器的时钟信号输入端。
25、一种多并口phy共享pll的时钟控制方法，应用于一种多并口phy共享pll的时钟，包括：
26、soc锁相环向phy和内存控制器提供时钟信号；
27、所述时钟信号一路进入phy；
28、所述时钟信号经过一个2/4分频的分频器后分为两路，一路进入内存控制器，一路进入phy。
29、本专利技术的有益效果在于：1.本专利技术采用一套多个并口phy共享外部pll的时钟方案，节省了芯片中pll的数量，降低了芯片的面积和功耗，特别适用于面积较小，有超低功耗要求的芯片；2.本专利技术在phy内部采用了一个简单的分频电路，以较小的代价解决了多个并口phy共享pll方案中，输入的高速和低速时钟在外部clock network latency不匹配的问题；3.本专利技术采用phy内部分频电路分频产生了低速的internal dfi clock来代替外部输入的低速dfi clock，该方案让dfi接口上时序路径工作在低速时钟下，简化了dfi接口上的时序收敛，让soc集成phy变得更加友好；4.本专利技术不仅仅适用于单个并口phy的系统，更适用于多并口phy的系统，让并口phy在soc系本文档来自技高网...
【技术保护点】
1.一种多并口PHY共享PLL的时钟，其特征在于，包括：SOC锁相环、多个PHY和多个内存控制器；
2.根据权利要求1所述的一种多并口PHY共享PLL的时钟，其特征在于，所述PHY包括：DFI时钟路径和DFI PHY时钟路径；
3.根据权利要求2所述的一种多并口PHY共享PLL的时钟，其特征在于，所述DFI 时钟路径包括由所述SOC锁相环至PHY内部的第一触发器和第四触发器的时钟信号输入端；
4.根据权利要求3所述的一种多并口PHY共享PLL的时钟，其特征在于，从第一触发器到第二触发器的第一路径包括：
5.根据权利要求4所述的一种多并口PHY共享PLL的时钟，其特征在于，从第三触发器到第四触发器的第二路径包括：
6.根据权利要求3所述的一种多并口PHY共享PLL的时钟，其特征在于，所述DFI PHY时钟路径包括由所述SOC锁相环至PHY内部的2/4分频的分频器，2/4分频的分频器将时钟信号传输至第五触发器和第八触发器的时钟信号输入端；
7.根据权利要求6所述的一种多并口PHY共享PLL的时钟，其特征在于，从第
8.根据权利要求7所述的一种多并口PHY共享PLL的时钟，其特征在于，从第七触发器到第八触发器的第二路径包括：
9.一种多并口PHY共享PLL的时钟控制方法，应用于权利要求1-8任意一项所述的一种多并口PHY共享PLL的时钟，其特征在于，包括：
...【技术特征摘要】
1.一种多并口phy共享pll的时钟，其特征在于，包括：soc锁相环、多个phy和多个内存控制器；
2.根据权利要求1所述的一种多并口phy共享pll的时钟，其特征在于，所述phy包括：dfi时钟路径和dfi phy时钟路径；
3.根据权利要求2所述的一种多并口phy共享pll的时钟，其特征在于，所述dfi 时钟路径包括由所述soc锁相环至phy内部的第一触发器和第四触发器的时钟信号输入端；
4.根据权利要求3所述的一种多并口phy共享pll的时钟，其特征在于，从第一触发器到第二触发器的第一路径包括：
5.根据权利要求4所述的一种多并口phy共享pll的时钟，其特征在于，从第三触发器到第四触发器...
【专利技术属性】
技术研发人员：刘小威，刘德启，
申请(专利权)人：博越微电子江苏有限公司，
类型：发明
国别省市：
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