【技术实现步骤摘要】
本申请涉及但不限于数字电路，尤其涉及一种分频器及分频控制电路。
技术介绍
1、芯片设计一般都需要依靠锁相环(phase lock loop)提供芯片的内部时钟，而分频器又是锁相环设计中不可缺少的一个模块。如图1所示，分频器101(feedback divider)对压控振荡器102(voltage controlled oscillator，vco)的输出时钟进行分频，得到分频时钟，然后利用鉴频鉴相器103，对分频时钟和参考时钟(refclk)进行相位比较，再根据比较的结果(高up或低down)经电荷泵/低通滤波器104(charge pump，cp/low pass filter，lpf)去反馈调整(vctrl)压控振荡器102的输出时钟。当分频器的输出时钟和参考时钟在相位上匹配的时候，锁相环105就被认为锁定。这时候压控振荡器102的输出时钟就可以被用作芯片的内部标准时钟。由于参考时钟的频率一般是固定的，如果芯片需要不同的内部时钟频率，就需要将该分频器的分频比进行编程，以得到不同频率的vco输出时钟。
2、另外，一些高速数字电路的内部芯片，通常需要分频器提供50％占空比的时钟，这是因为高速芯片内部的寄存器既包含上升沿触发，又包含下降沿触发。如果占空比不是50％，芯片内部的逻辑时序不好控制，容易出现逻辑错误。当分频比n为偶数时，实现50％占空比相对简单，只需要每隔n/2个输入时钟周期将分频器的输出时钟反相即可；当n为奇数时，为了得到50％的占空比，分频器的输出时钟的反相点就需要发生在半个输入时钟周期的精度内；传统技
技术实现思路
1、有鉴于此，本申请实施例至少提供一种分频器及分频控制电路。
2、本申请实施例的技术方案是这样实现的：
3、一方面，本申请实施例提供一种分频器，分频器包括：奇数通路、偶数通路，以及分频比判断器；奇数通路、偶数通路，以及分频比判断器均可接收到分频比提供器发送的分频比，以及输入时钟输入的时钟信号；奇数通路，用于在分频比表征奇数的情况下，触发其包含的第一计数器和第二计数器对输入的时钟信号进行计数，输出第一输出信号；偶数通路，用于在分频比表征偶数的情况下，触发其包含的第三计数器对输入的时钟信号进行计数，输出第二输出信号；分频比判断器，用于根据分频比，至少从第一输出信号或第二输出信号，以及时钟信号中确定分频信号并输出。
4、本申请实施例中相比于传统技术中增加辅助电路或改变计数器结构实现分频的分频器，本申请无需改变计数器结构实现半周期的技术，而是通过在奇数通路中设置两个计数器以满足半个输入时钟周期的精度，并且，本申请中采用全数字的电路结构，无需匹配任何通路的延迟，在不需要增加辅助电路的情况下，精准的实现半个周期的分频精度，如此，在提高了分频器精度的同时，还降低了设计电路的复杂性，以及分频器的设计难度。
5、在一些实施例中，所述奇数通路包括：计数逻辑判定电路；所述计数逻辑判定电路分别与所述第一计数器和所述第二计数器连接；所述第一计数器，用于对输入的所述时钟信号的上升沿进行计数，并将计数得到的第一计数值发送至所述计数逻辑判定电路；所述第二计数器，用于对输入的所述时钟信号的下降沿进行计数，并将计数得到的第二计数值发送至所述计数逻辑判定电路；所述计数逻辑判定电路，用于基于接收到的所述第一计数值和/或所述第二计数值，确定所述第一输出信号。
6、在一些实施例中，所述计数逻辑判定电路，还用于在所述第一计数值或所述第二计数值大于第一预设计数值的情况下，确定所述第一输出信号为第一电位状态；所述第一预设计数值为基于所述第一计数器和所述第二计数器的计数范围确定的；或者，在所述第一计数值或所述第二计数值均不大于所述第一预设计数值的情况下，确定所述第一输出信号为第二电位状态。
7、在本申请的实施例中，通过在奇数通路设置两个计数器，分别对输入时钟的上升沿和下降沿进行计数，能够直接将计数精度提高到半个时钟周期，从而无需任何调整或者辅助电路的帮助直接实现百分之五十的占空比，降低了分频器设计的难度。
8、在一些实施例中，所述奇数通路还包括：寄存器；所述寄存器与所述计数逻辑判定电路连接；所述时钟信号为周期性的信号；所述计数逻辑判定电路，还用于利用当前时钟周期接收到的所述第一计数值和所述第二计数值，预判下一时钟周期时所述第一计数器的上升沿的第一预判计数值，以及所述第二计数器的下降沿的第二预判计数值；基于所述第一预判计数值和所述第二预判计数值确定待输出信号，并将所述待输出信号存储至所述寄存器；所述寄存器，用于在所述下一时钟周期到达的情况下，将所述待输出信号作为下一个第一输出信号输出。
9、在本申请的实施例中，考虑到在计数器为二进制计数器的情况下，多位二进制在进位时涉及多位同时进位，会出现延时，从而造成确定的第一输出信号可能会出现毛刺，故设置在计数逻辑判定电路之后添加寄存器，以期提前一个时钟周期进行下一时钟周期输出信号的判断，从而在下一时钟周期达到的情况下，输出上一时钟周期的预判结果，如此，能够消除毛刺。
10、在一些实施例中，所述偶数通路包括：时钟输出单元；所述时钟输出单元与所述第三计数器连接；所述第三计数器，用于对所述时钟信号的上升沿或下降沿进行计数，并将计数得到的第三计数值发送至所述时钟输出单元；所述时钟输出单元，用于在所述第三计数值达到第二预设计数值的情况下，确定所述第二输出信号的电位状态反相；所述第二预设计数值为基于所述第三计数器的计数范围确定的。
11、在一些实施例中，所述分频比判断器，还用于在所述分频比小于预设数值的情况下，将所述时钟信号确定为所述分频信号并输出；在所述分频比不小于预设数值，且为奇数的情况下，将所述第一输出信号确定为所述分频信号并输出；在所述分频比不小于预设数值，且为偶数的情况下，将所述第二输出信号确定为所述分频信号并输出。
12、在本申请的实施例中，分频比判断器能够根据分频比的不同，将对应通路的输出结果确定为最终的分频结果，能够在分频比不断跳变的时候输出对应通路的结果，没有编程死角。
13、在一些实施例中，所述奇数通路，用于在所述分频比表征偶数的情况下，使能其包含的所述第一计数器和所述第二计数器停止计数，输出第三输出信号；所述偶数通路，用于在所述分频比表征奇数的情况下，使能其包含的所述第三计数器停止计数，输出第四输出信号；所述分频比判断器，还用于根据所述分频比，从所述第一输出信号、所述第四输出信号，以及所述时钟信号中确定分频信号并输出；或者，从所述第三输出信号、所述第二输出信号，以及所述时钟信号中确定分频信号并输出。
14、在本申请的实施例中，根据分频比表征奇数或偶数，触发不同的通路进行计数，并且，在分频比为奇数的情况下，偶数通路静默，在分频比为偶数的情况下，奇数通路静默，如此，根据分频比的奇偶性关本文档来自技高网...
【技术保护点】
1.一种分频器，其特征在于，所述分频器包括：奇数通路、偶数通路，以及分频比判断器；
2.根据权利要求1所述的分频器，其特征在于，所述奇数通路包括：计数逻辑判定电路；所述计数逻辑判定电路分别与所述第一计数器和所述第二计数器连接；
3.根据权利要求2所述的分频器，其特征在于，
4.根据权利要求2或3所述的分频器，其特征在于，所述奇数通路还包括：寄存器；所述寄存器与所述计数逻辑判定电路连接；所述时钟信号为周期性的信号；
5.根据权利要求1所述的分频器，其特征在于，所述偶数通路包括：时钟输出单元；所述时钟输出单元与所述第三计数器连接；
6.根据权利要求1至3、5中任一项所述的分频器，其特征在于，
7.根据权利要求1至3、5中任一项所述的分频器，其特征在于，
8.根据权利要求1至3、5中任一项所述的分频器，其特征在于，所述分频器为支持小数分频的锁相环的环路反馈分频器，或者，支持小数分频的所述锁相环的后输出分频器。
9.一种分频控制电路，其特征在于，所述分频控制电路包括分频比提供器、锁相环前向通路
10.根据权利要求9所述的分频控制电路，其特征在于，所述锁相环前向通路包括：鉴频鉴相器、低通滤波器，以及压控振荡器；
11.根据权利要求9所述的分频控制电路，其特征在于，
...【技术特征摘要】
1.一种分频器，其特征在于，所述分频器包括：奇数通路、偶数通路，以及分频比判断器；
2.根据权利要求1所述的分频器，其特征在于，所述奇数通路包括：计数逻辑判定电路；所述计数逻辑判定电路分别与所述第一计数器和所述第二计数器连接；
3.根据权利要求2所述的分频器，其特征在于，
4.根据权利要求2或3所述的分频器，其特征在于，所述奇数通路还包括：寄存器；所述寄存器与所述计数逻辑判定电路连接；所述时钟信号为周期性的信号；
5.根据权利要求1所述的分频器，其特征在于，所述偶数通路包括：时钟输出单元；所述时钟输出单元与所述第三计数器连接；
6.根据权利要求1至3、5中任一项所述的分频器，其特征在于，
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【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：摩尔线程智能科技北京股份有限公司，
类型：发明
国别省市：
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