【技术实现步骤摘要】
本申请涉及显示，具体涉及一种栅极驱动电路及显示面板。
技术介绍
1、阵列基板行驱动(gate-driver on array，简称goa)技术，是利用薄膜晶体管阵列(array)的制程来将栅极驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。栅极驱动电路包括多个级联的栅极驱动单元。
2、栅极驱动单元中包括上拉节点以及下拉节点。上拉节点指的是goa中输出晶体管的栅极控制点位，当上拉节点的电位为高电位时，输出晶体管打开，栅极驱动单元向对应的扫描线输出驱动信号。下拉节点指的是下拉控制晶体管的栅极控制点位，当下拉节点的电位为高电位时，下拉控制晶体管打开，栅极驱动单元停止向对应的扫描线输出驱动信号。
3、现有的栅极驱动电路中上拉节点的电位和下拉节点的电位相互影响，在上拉节点的电位不足以打开下拉控制晶体管以对下拉节点的高电位进行下拉时，上拉节点的电位存在既被拉高又被拉低的冲突状态，使得上拉节点存在充电延迟的问题。
技术实现思路
1、本申请实施例的目的在于提供一种栅极驱动电路及显示面板，该栅极驱动电路及显示面板能够改善上拉节点存在充电延迟的问题。
2、一方面，本申请实施例提供一种栅极驱动电路，包括多级级联设置的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、上拉节点、下拉控制模块、下拉节点以及下拉模块；所述上拉控制模块与所述上拉节点电连接，所述上拉控制模块用于拉高所述上拉节点的电位；所述下拉控制模块不与所述上拉节点电连接，所述下拉控制模块与所述下拉
3、可选地，在本申请的一些实施例中，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极与上一级扫描信号输入端电连接，所述第一晶体管的第一电极与参考高电平信号输入端电连接，所述第一晶体管的第二电极与所述上拉节点电连接。
4、可选地，在本申请的一些实施例中，所述下拉控制模块包括第二晶体管，所述第二晶体管的栅极与上一级扫描信号输入端或者上两级扫描信号输入端电连接，所述第二晶体管的第一电极与参考低电平信号输入端电连接，所述第二晶体管的第二电极与所述下拉节点电连接。
5、可选地，在本申请的一些实施例中，所述下拉控制模块包括第三晶体管以及第四晶体管，所述第三晶体管的第一电极与参考低电平信号输入端电连接，所述第三晶体管的第二电极与所述下拉节点电连接；所述第四晶体管的栅极与上一级扫描信号输入端或者上两级扫描信号输入端电连接，所述第四晶体管的第一电极与参考高电平信号输入端电连接，所述第四晶体管的第二电极与所述第三晶体管的栅极电连接。
6、可选地，在本申请的一些实施例中，所述下拉模块包括第五晶体管，所述第五晶体管的栅极与所述下拉节点电连接，所述第五晶体管的第一电极与参考低电平信号输入端电连接，所述第五晶体管的第二电极与所述上拉节点电连接。
7、可选地，在本申请的一些实施例中，所述下拉模块还包括第六晶体管，所述第六晶体管的栅极与下一级扫描信号输入端电连接，所述第六晶体管的第一电极与参考低电平信号输入端电连接，所述第六晶体管的第二电极与所述上拉节点电连接。
8、可选地，在本申请的一些实施例中，所述第六晶体管设于除最后一级所述栅极驱动单元之外的所述栅极驱动单元中。
9、可选地，在本申请的一些实施例中，所述下拉模块还包括第七晶体管，所述第七晶体管的栅极与下一级时钟信号输入端电连接，所述第七晶体管的第一电极与参考低电平信号输入端或者全开控制信号输入端电连接，所述第七晶体管的第二电极与所述上拉节点电连接。
10、可选地，在本申请的一些实施例中，所述第七晶体管设于最后一级所述栅极驱动单元中。
11、另一方面，本申请提供一种显示面板，包括像素单元以及如上所述的栅极驱动电路，所述栅极驱动电路与所述像素单元电连接。
12、在本申请实施例提供的栅极驱动电路及显示面板中，该栅极驱动电路包括多级级联设置的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、上拉节点、下拉控制模块、下拉节点以及下拉模块；所述上拉控制模块与上一级扫描信号输入端以及所述上拉节点电连接，所述上拉控制模块用于拉高所述上拉节点的电位；所述下拉控制模块不与所述上拉节点电连接，所述下拉控制模块与所述下拉节点电连接，所述下拉控制模块用于拉低所述下拉节点的电位；所述下拉模块电性连接于所述上拉节点以及所述下拉节点，所述下拉模块用于在所述下拉节点的电位的控制下拉低所述上拉节点电位。该栅极驱动电路通过设置下拉控制模块与所述上一级扫描信号输入端或者上两级扫描信号输入端电连接，使得下拉节点的电位受所述上一级扫描信号输入端或者上两级扫描信号输入端所输入的扫描信号的电位控制，不用受上拉节点的电位控制，以改善由于下拉节点的高电位未被及时下拉而导致上拉节点存在充电延迟的问题。
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1.一种栅极驱动电路，其特征在于，包括多级级联设置的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、上拉节点、下拉控制模块、下拉节点以及下拉模块；
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极与上一级扫描信号输入端电连接，所述第一晶体管的第一电极与参考高电平信号输入端电连接，所述第一晶体管的第二电极与所述上拉节点电连接。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉控制模块包括第二晶体管，所述第二晶体管的栅极与上一级扫描信号输入端或者上两级扫描信号输入端电连接，所述第二晶体管的第一电极与参考低电平信号输入端电连接，所述第二晶体管的第二电极与所述下拉节点电连接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉控制模块包括第三晶体管以及第四晶体管，所述第三晶体管的第一电极与参考低电平信号输入端电连接，所述第三晶体管的第二电极与所述下拉节点电连接；
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第五晶体管，所述第五晶体管的栅极与所述下拉
6.根据权利要求5所述的栅极驱动电路，其特征在于，所述下拉模块还包括第六晶体管，所述第六晶体管的栅极与下一级扫描信号输入端电连接，所述第六晶体管的第一电极与参考低电平信号输入端电连接，所述第六晶体管的第二电极与所述上拉节点电连接。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第六晶体管设于除最后一级所述栅极驱动单元之外的所述栅极驱动单元中。
8.根据权利要求5所述的栅极驱动电路，其特征在于，所述下拉模块还包括第七晶体管，所述第七晶体管的栅极与下一级时钟信号输入端电连接，所述第七晶体管的第一电极与参考低电平信号输入端或者全开控制信号输入端电连接，所述第七晶体管的第二电极与所述上拉节点电连接。
9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第七晶体管设于最后一级所述栅极驱动单元中。
10.一种显示面板，其特征在于，包括像素单元以及如权利要求1-9任一项所述的栅极驱动电路，所述栅极驱动电路与所述像素单元电连接。
...【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括多级级联设置的栅极驱动单元，所述栅极驱动单元包括上拉控制模块、上拉节点、下拉控制模块、下拉节点以及下拉模块；
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极与上一级扫描信号输入端电连接，所述第一晶体管的第一电极与参考高电平信号输入端电连接，所述第一晶体管的第二电极与所述上拉节点电连接。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉控制模块包括第二晶体管，所述第二晶体管的栅极与上一级扫描信号输入端或者上两级扫描信号输入端电连接，所述第二晶体管的第一电极与参考低电平信号输入端电连接，所述第二晶体管的第二电极与所述下拉节点电连接。
4.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉控制模块包括第三晶体管以及第四晶体管，所述第三晶体管的第一电极与参考低电平信号输入端电连接，所述第三晶体管的第二电极与所述下拉节点电连接；
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括第五晶体管，所述第五晶体管的栅极与所述下拉节点电连...
【专利技术属性】
技术研发人员：潘优，赵莽，龚强，
申请(专利权)人：武汉华星光电技术有限公司，
类型：发明
国别省市：
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