【技术实现步骤摘要】
本专利技术涉及一种实行校验子解码的校验子解码器电路。
技术介绍
1、传统的校验子解码器将接收含有消息位及奇偶性位的码字且随后产生校验子位。校验子位实质上是错误型样(pattern of errors)，从错误型样可识别出错误的位。在典型的方案中，如果所有校验子位与预期一致，则码字中不存在错误。
2、然而，对于传统的ecc校验子解码器来说，随着消息位的数目增加，奇偶性位的数目也可能增加。随着码字变大，传统的校验子解码方案可能变得不太实用，这是因为电路面积可能变得相当大且由于错误检查而导致的时间延迟可能相当大。因此，需要一种需要较少输入的不同的解码电路以节省电路面积并降低功耗。
技术实现思路
1、本专利技术提供一种校验子解码器，所述校验子解码器包括：校验子计算电路，被配置成接收k个位的消息位及p个奇偶性位以计算s个位的校验子位；x位权重纠正电路，被配置成接收多组s个位的校验子位的第一数目个位及k个位的消息位的第一数字，以为k个位的消息位的第一数字产生第一组纠正掩码；以及x-1位权重纠正电路，被配置成接收多组s个位的校验子位的第二数目个位及k个位的消息位的第二数字，以为k个位的消息位的第二数字产生第二组纠正掩码，其中k、p及s是大于0的整数，k个位的消息位的第一数字包括k个位的消息位的最高有效位，且第一组纠正掩码与第二组纠正掩码是同时产生的，其中第一数目不等于第二数目。
2、本专利技术另提供涉及一种校验子解码器，所述校验子解码器包括：校验子计算电路，被配置成接收k
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1.一种校验子解码器电路，包括：
2.根据权利要求1所述的校验子解码器电路，还包括：
3.根据权利要求1所述的校验子解码器电路，其中所述X位权重纠正电路包括第一多个与门，所述第一多个与门中的每一者被配置成接收所述S个位的校验子位的第一数目个校验子位且输出所述第一组纠正掩码中对应的纠正掩码，所述第一组纠正掩码所包含的多个纠正掩码各自与所述K个位的消息位的所述第一数字中的位对应，
4.根据权利要求1所述的校验子解码器电路，其中所述X-1位权重纠正电路包括第二多个与门，所述第二多个与门中的每一者被配置成接收所述S个位的校验子位的第二数目个校验子位且输出所述第二组纠正掩码中对应的纠正掩码，所述第二组纠正掩码所包含的多个纠正掩码各自与所述K个位的消息位的所述第二数字中的位对应，其中所述第二多个与门中的每一者的X-1个输入不具有反相器，而所述第二多个与门中的每一者的其余输入具有反相器，所述第二数目个校验子位的二进制值为0或1。
5.根据权利要求2所述的校验子解码器电路，其中所述X-2位权重纠正电路包括第三多个与门，所述第三多个与门中的每一者被配
6.根据权利要求1所述的校验子解码器电路，其中所述第一组纠正掩码中的每一者输出到被配置成响应于所述第一组纠正掩码中的对应一者指示错误而对所述K个位的消息位的所述第一数字中的对应一者进行翻转的异或门，所述第二组纠正掩码中的每一者输出到被配置成响应于所述第二组纠正掩码中的对应一者指示错误而对所述K个位的消息位的所述第二数字中的对应一者进行翻转的异或门。
7.根据权利要求2所述的校验子解码器电路，其中X是4，所述S个位的校验子位的所述第一数目个位是4，所述S个位的校验子位的所述第二数目个位是6、7或8，且所述S个位的校验子位的所述第三数目个位是8。
8.一种校验子解码器电路，包括：
9.根据权利要求8所述的校验子解码器电路，还包括：
10.根据权利要求9所述的校验子解码器电路，其中所述X位权重纠正电路被配置成纠正所述K个位的消息位的所述第一数字中的对应的一者，且响应于所述第一组纠正掩码中的一个纠正掩码已经被探测到而触发所述X-1位使能信号转变逻辑准位，以对所述X-1位权重纠正电路进行去能。
11.根据权利要求10所述的校验子解码器电路，其中响应于所述X-1位使能信号已经对所述X-1位权重纠正电路进行使能，所述X-1位权重纠正电路被配置成纠正所述K个位的消息位的所述第二数字中的对应的一者，且响应于所述第二组纠正掩码中的一个纠正掩码已经被探测到而触发所述X-2位使能信号转变逻辑准位，以对所述X-2位权重纠正电路进行去能。
12.根据权利要求11所述的校验子解码器电路，其中响应于所述X-2位使能信号已经对所述X-2位权重纠正电路进行使能，所述X-2位权重纠正电路被配置成纠正所述K个位的消息位的所述第三数字中的对应的一者。
13.根据权利要求8所述的校验子解码器电路，其中所述X位权重纠正电路包括第一多个与门，所述第一多个与门中的每一者被配置成接收所述S个位的校验子位的第一数目个校验子位且输出所述第一组纠正掩码中对应的纠正掩码，所述第一组纠正掩码所包含的多个纠正掩码各自与所述K个位的消息位的所述第一数字中的位对应。
14.根据权利要求13所述的校验子解码器电路，其中所述X-1位权重纠正电路包括第二多个与门，所述第二多个与门中的每一者被配置成接收所述S个位的校验子位的第二数目个校验子位且输出所述第二组纠正掩码中对应的纠正掩码，所述第二组纠正掩码所包含的多个纠正掩码各自与所述K个位的消息位的所述第二数字中的位对应。
15.根据权利要求9所述的校验子解码器电路，其中所述X-2位权重纠正电路包括第三多个与门，所述第三多个与门中的每一者被配置成接收所述S个位的校验子位的第三数目个校验子位且输出所述第三组纠正掩码中对应的纠正掩码，所述第三组纠正掩码所包含的多个纠正掩码各自与所述K个位的消息位的所述第三数字中的位对应。
16.根据权利要求8所述的校验子解码器电路，其中所述第一组纠正掩码中的每一者输出到被配置成响应于所述第一组纠正掩码中的对应一者指示错误而对所述K个位的消息位的所述第一数字中的对应一者进行翻转的异或门。...
【技术特征摘要】
1.一种校验子解码器电路，包括：
2.根据权利要求1所述的校验子解码器电路，还包括：
3.根据权利要求1所述的校验子解码器电路，其中所述x位权重纠正电路包括第一多个与门，所述第一多个与门中的每一者被配置成接收所述s个位的校验子位的第一数目个校验子位且输出所述第一组纠正掩码中对应的纠正掩码，所述第一组纠正掩码所包含的多个纠正掩码各自与所述k个位的消息位的所述第一数字中的位对应，
4.根据权利要求1所述的校验子解码器电路，其中所述x-1位权重纠正电路包括第二多个与门，所述第二多个与门中的每一者被配置成接收所述s个位的校验子位的第二数目个校验子位且输出所述第二组纠正掩码中对应的纠正掩码，所述第二组纠正掩码所包含的多个纠正掩码各自与所述k个位的消息位的所述第二数字中的位对应，其中所述第二多个与门中的每一者的x-1个输入不具有反相器，而所述第二多个与门中的每一者的其余输入具有反相器，所述第二数目个校验子位的二进制值为0或1。
5.根据权利要求2所述的校验子解码器电路，其中所述x-2位权重纠正电路包括第三多个与门，所述第三多个与门中的每一者被配置成接收所述s个位的校验子位的第三数目个校验子位且输出所述第三组纠正掩码中对应的纠正掩码，所述第三组纠正掩码所包含的多个纠正掩码各自与所述k个位的消息位的所述第三数字中的位对应，其中所述第三多个与门中的每一者的x-2个输入不具有反相器，而所述第三多个与门中的每一者的其余输入具有反相器，所述第三数目个校验子位的二进制值为0或1。
6.根据权利要求1所述的校验子解码器电路，其中所述第一组纠正掩码中的每一者输出到被配置成响应于所述第一组纠正掩码中的对应一者指示错误而对所述k个位的消息位的所述第一数字中的对应一者进行翻转的异或门，所述第二组纠正掩码中的每一者输出到被配置成响应于所述第二组纠正掩码中的对应一者指示错误而对所述k个位的消息位的所述第二数字中的对应一者进行翻转的异或门。
7.根据权利要求2所述的校验子解码器电路，其中x是4，所述s个位的校验子位的所述第一数目个位是4，所述s个位的校验子位的所述第二数目个位是6、7或8，且所述s个位的校验子位的所述第三数目个位是8。
8.一种校验子解码器电路，包括：
9.根据权利要求8所述的校验子解码器电路，还包括：
10.根据权利要求9所述的校验子解码器电路，其中所述x位权重纠正电路被配置成纠正所述k个位的消息位的所述第一数字中的对应的一者，且响应于所述第一组纠正掩码中的一个纠正掩码已经被探测到而触发所述x-1位使能信号转变逻辑准位，以对所述x-1位权重纠正电路进行去能。
11.根据权利要求10所述的校验子解码器电路，其中响应于所述x-1位使能信号已经对所述x-1位权重纠正电路进...
【专利技术属性】
技术研发人员：连存德，林纪舜，张雅廸，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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