提供一种由使用了ＳＧＴ的高集成且高速的至少两级以上的ＣＭＯＳ反相器耦合电路构成的半导体装置。本发明专利技术所涉及的半导体装置由将ｎ个（ｎ为２以上）ＣＭＯＳ反相器耦合而成的ＣＭＯＳ反相器耦合电路构成，ｎ个反相器各自具有ｐＭＯＳ ＳＧＴ、ｎＭＯＳ ＳＧＴ、以将ｐＭＯＳ ＳＧＴ的栅极与ｎＭＯＳ ＳＧＴ的栅极连接的方式进行布线的输入端子、以将ｐＭＯＳ ＳＧＴ的漏极扩散层与ｎＭＯＳ ＳＧＴ的漏极扩散层在岛状半导体下部层上连接的方式进行布线的输出端子、布线在ｐＭＯＳ ＳＧＴ的源极扩散层上的ｐＭＯＳ ＳＧＴ用的电源供给布线、以及布线在ｎＭＯＳ ＳＧＴ的源极扩散层上的ｎＭＯＳ ＳＧＴ用的电源供给布线，将第ｎ－１个的输出端子与第ｎ个的输入端子进行连接。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体装置。
技术介绍
半导体集成电路、特别是使用了MOS晶体管的集成电路探 索高集成化的方向。随着该高集成化，推进在该高集成化中使 用的MOS晶体管的微型化直到纳米领域。数字电路的基本电路 是反相器电路，但是当推进构成该反相器电路的MOS晶体管的 微型化时，存在如下问题难以抑制漏电流，产生热载流子效 应的可靠性降低，另外在确保所需的电流量的要求之下根本无 法使电路的占有面积缩小。为了解决上述问题而提出了 一种源 极、栅极、漏极被配置在村底的垂直方向、栅极包围岛状半导 体层的构造的Surrounding Gate Transistor(环绕栅极晶体 管)(SGT),并提出一种使用了 SGT的CMOS反相器电路(例如专 利文献l、专利文献2、专利文献3)。图l示出使用了以往的SGT的第一反相器的输出被输入到 第二反相器的两级CMOS反相器(非专利文献l)。第一反相器由 两个pMOSSGTOl、 02、 一个nMOS SGT 03构成。第二反相器 由两个pMOS SGT 04、 05、两个nMOSSGT06、 07构成。在使 用了以往的SGT的两级CMOS反相器中，使用第一电源供给布 线Vss 、第二电源供给布线Vcc通过接点经由硅衬底的扩散层而 提供的SGT。即，nMOS、 pMOS的电源线^:配置在作为与配置 nMOS、 pMOS的衬底上的区域不同的区域的栅极区域的下部的 一方。扩散层的电阻与提供电源的金属布线的电阻相比非常大。 当第 一 电源供给布线Vss、第二电源供给布线Vcc的电阻增加时，施加到nMOS SGT的源极电压与第 一 电源电压Vss相比增加，施 加到pMOS SGT的源极电压与第二电源电压Vcc相比下降。当 nMOS SGT的源极电压与第一电源电压Vss相比增加时，nMOS SGT的驱动电流下降。当pMOS SGT的源极电压与第二电源电 压Vcc相比下降时，pMOS SGT的驱动电流下降。当晶体管的驱 动电流下降时，反相器的输出端子的电容的充放电的速度下降。 当反相器的输出端子的电容的充放电的速度下降时，反相器的 延迟时间增大。因此，在扩散层上通过多个接点进行金属布线， 对nMOS SGT的源极施加第一电源电压Vss,对pMOS SGT的源 极施加第二电源电压Vcc。另外，以往的SGT CMOS反相器在漏极的扩散层上采用接 点，并与金属布线进行连接而作为第一反相器的输出。从第一 反相器的输出的金属布线通过接点与作为第二反相器的输入的 多晶硅的栅极连接。即，在使用了以往的衬底接地型SGT的两级CMOS反相器 中，在电路占有面积中接点面积的占据比例较大。另外，当第 一电源供给布线Vss、第二电源供给布线Vcc的电阻增加时，反 相器的延迟时间增大。专利文献l:日本特开平2-71556专利文献2:日本特开平2-188966专利文献3:日本特开平3-145761非专利文献l: S. Watanabe、 K. Tsuchida、 D. Takashima、 Y. Oowaki、 A. Nitayama、 K. Hieda、 H. Takato、 K. Sunouchi、 F. Horiguchi、 K. Ohuchi、 F. Masuoka、 H. Hara、 "ANobel Circuit Technology with Surrounding Gate Transistors(SGT's) for Ultra High Density DRAM，s"、 IEEE JSSC、 Vol.30、 No.9、 1995.
技术实现思路
专利技术要解决的问题因此，本专利技术的目的在于提供一种使第一电源供给布线Vss 和第二电源供给布线Vcc的面积减少并降低电阻的、由使用了 SGT的高集成且高速的至少两级以上的CMOS反相器耦合电路 构成的半导体装置。用于解决问题的方案根据本专利技术的一个特征，提供一种半导体装置，具备将n 个(n为2以上)CMOS反相器耦合而成的CMOS反相器耦合电路， 其特征在于，上述n个CMOS反相器各自具有第一导电型沟道的第一MOS晶体管，其具有漏极、栅极、 源极被配置在衬底的垂直方向上、且栅极包围岛状半导体层的 构造；与上述第一导电型沟道不同的第二导电型沟道的第二 MOS晶体管，其具有漏极、栅极、源极被配置在衬底的垂直方 向上、且栅极包围岛状半导体层的构造；CMOS反相器的输入端子，其以将上述第一MOS晶体管的 栅极与上述第二MOS晶体管的栅极相互连接的方式进行布线；CMOS反相器的输出端子，其以将上述第一MOS晶体管的 漏极扩散层与上述第二MOS晶体管的漏极扩散层在岛状半导 体下部层上相互连接的方式进行布线；上述第一MOS晶体管用的电源供给布线，其被布线在上述 第一MOS晶体管的源极扩散层上；以及上述第二MOS晶体管用的电源供给布线，其被布线在上述 第二MOS晶体管的源极扩散层上，其中，还具有连结部，该连结部用于在对衬底排列上述n 个CMOS反相器的各个时，将第n-l个CMOS反相器的输出端子14与第n个CMOS反相器的输入端子进行连接，该连结部被配置在 衬底与上述第一MOS晶体管用的电源供给布线之间。在本专利技术的较佳的方式中，在上述半导体装置中，在对于 衬底将上述n个CMOS反相器排成一列时，使上述第n-l个CMOS 反相器的第一MOS晶体管与上述第n个CMOS反相器的第一 MOS晶体管相邻排列，使上述第n个CMOS反相器的第二MOS 晶体管与上述第n+l个CMOS反相器的第二MOS晶体管相邻排 列，在源极扩散层上，将上述第n-l个CMOS反相器的上述第一 MOS晶体管用的电源供给布线与上述第n个CMOS反相器的上 述第一MOS晶体管用的电源供给布线进行连接，在源极扩散层 上，将上述第n个CMOS反相器的上述第二MOS晶体管用的电源 供给布线与上述第n+l个CMOS反相器的上述第二MOS晶体管 用的电源供给布线进行连接。在本专利技术的其它的较佳的方式中，在上述半导体装置中， 将CMOS反相器对于衬底排成一行n个，对衬底排列m行(m为2 以上)，在源极扩散层上，将各个CMOS反相器的上述第一MOS 晶体管用的电源供给布线进行相互连接，在源极扩散层上，将 各个CMOS反相器的上述第二MOS晶体管用的电源供给布线进 行相互连接。在本专利技术的其它的较佳的方式中，上述第一MOS晶体管是 p沟道MOS晶体管，上述第二MOS晶体管是n沟道MOS晶体管。 另外，取而代之，上述第一MOS晶体管是n沟道MOS晶体管， 上述第二MOS晶体管是n沟道MOS晶体管。在本专利技术的其它的较佳的方式中，上述第一MOS晶体管是 n沟道MOS晶体管，上述第二MOS晶体管是p沟道MOS晶体管， p沟道MOS晶体管的个数是n沟道晶体管的个数的2倍。另外， 取而代之，上述第一MOS晶体管是p沟道MOS晶体管，上述第二MOS晶体管是n沟道MOS晶体管，p沟道MOS晶体管的个数是 n沟道晶体管的个数的2倍。根据本专利技术的其它特征，提供一种半导体装置，具备将至 少两级以上的CMOS反相器耦合而成的CMOS反相器耦合电路， 该CMOS反相器具有第一CMOS反相器和第二CMOS反相器，其中，第一CMOS反相器具有一个n沟本文档来自技高网...
【技术保护点】
一种半导体装置，具备将ｎ个（ｎ为２以上）ＣＭＯＳ反相器耦合而成的ＣＭＯＳ反相器耦合电路，其特征在于， 上述ｎ个ＣＭＯＳ反相器各自具有： 第一导电型沟道的第一ＭＯＳ晶体管，其具有漏极、栅极、源极被配置在衬底的垂直方向上、且栅极包围 岛状半导体层的构造； 与上述第一导电型沟道不同的第二导电型沟道的第二ＭＯＳ晶体管，其具有漏极、栅极、源极被配置在衬底的垂直方向上、且栅极包围岛状半导体层的构造； ＣＭＯＳ反相器的输入端子，其以将上述第一ＭＯＳ晶体管的栅极与上述第 二ＭＯＳ晶体管的栅极相互连接的方式进行布线； ＣＭＯＳ反相器的输出端子，其以将上述第一ＭＯＳ晶体管的漏极扩散层与上述第二ＭＯＳ晶体管的漏极扩散层在岛状半导体下部层上相互连接的方式进行布线； 上述第一ＭＯＳ晶体管用的电源供给布线， 其被布线在上述第一ＭＯＳ晶体管的源极扩散层上；以及 上述第二ＭＯＳ晶体管用的电源供给布线，其被布线在上述第二ＭＯＳ晶体管的源极扩散层上， 其中，上述半导体装置还具有连结部，该连结部用于在对衬底排列上述ｎ个ＣＭＯＳ反相器的各个时， 将第ｎ－１个ＣＭＯＳ反相器的输出端子与第ｎ个ＣＭＯＳ反相器的输入端子进行连接，该连结部被配置在衬底与上述第一ＭＯＳ晶体管用的电源供给布线之间。...
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：舛冈富士雄，中村广记，
申请(专利权)人：日本优尼山帝斯电子股份有限公司，国立大学法人东北大学，
类型：发明
国别省市：JP[日本]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。