【技术实现步骤摘要】
本专利技术涉及数据传输，尤其涉及一种低延时高速接口串行化电路、方法以及数据发送设备。
技术介绍
1、随着人工智能的兴起和数据量的爆发式增长，人们对数据传输的带宽和能效有了越来越高的要求，这极大激发了高速串行接口电路的发展。同时，高速接口电路的设计也在不断挑战工艺极限，以满足更高的速度和性能需求。
2、数据传输过程中通常需要将并行数据转换为串行数据进行传输，传统技术是通过将数据每两位串行依次，多次复用2转1模块实现多位数据串行传输。然而。每复用一次数据选择器会引入较大的延迟，影响数据传输的稳定性和可靠性。
技术实现思路
1、鉴于以上现有技术存在的问题，本专利技术提出一种低延时高速接口串行化电路、方法以及数据发送设备，主要解决现有技术进行高速数据传输时串行转换延时较高，影响数据传输的稳定性和可靠性的问题。
2、为了实现上述目的及其他目的，本专利技术采用的技术方案如下。
3、本申请提供一种低延时高速接口串行化电路，包括：时钟产生模块，其基于输入的本地高频时钟产生一个与所述本地高频时钟反相的第一时钟以及多个具有不同分频倍率的分频时钟；加载信号产生模块，其基于各所述分频时钟的逻辑运算结果产生加载信号；数据串行模块，其接收多组并行的待发送数据，在所述加载信号控制下对多组所述待发送数据进行移位存储，并在所述第一时钟控制下将多组所述待发送数据逐个移出以形成串行数据。
4、在本申请一实施例中，所述本地高频时钟是由数据接口物理层基于本地系统时钟产生的。<...
【技术保护点】
1.一种低延时高速接口串行化电路，其特征在于，包括：
2.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述本地高频时钟是由数据接口物理层基于本地系统时钟产生的。
3.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述加载信号的占空比包括1:3。
4.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述加载信号产生模块包括逻辑运算器，通过所述逻辑运算器将多个所述分频时钟进行逻辑组合得到所述加载信号。
5.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述数据串行模块包括多个依次串联的数据传输单元，每个所述数据传输单元包括一个数据选择器和一个D触发器；所述数据选择器的输出端与所述D触发器的输入端连接，所述D触发器的输出端作为对应数据传输单元的输出端，通过D触发器的输出端与另一个数据传输单元的数据选择器的其中一个数据输入端连接形成串联结构，位于所述串联结构末端的D触发器的输出端作为所述数据串行模块的输出端；位于所述串联结构首端的所述数据选择器的其中一个数据输入端接公共地；各所述数据选择器分别
6.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述数据串行模块在所述第一时钟的上升沿进行数据采样，以将对应待发送数据移出。
7.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述加载信号的上升沿相位由所述本地高频时钟的上升沿相位确定。
8.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述分频时钟包括：二分频时钟和四分频时钟。
9.一种低延时高速接口串行化方法，其特征在于，包括：
10.一种数据发送设备，其特征在于，包括权利要求1-8任一所述的低延时高速接口串行化电路。
...【技术特征摘要】
1.一种低延时高速接口串行化电路，其特征在于，包括：
2.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述本地高频时钟是由数据接口物理层基于本地系统时钟产生的。
3.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述加载信号的占空比包括1:3。
4.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述加载信号产生模块包括逻辑运算器，通过所述逻辑运算器将多个所述分频时钟进行逻辑组合得到所述加载信号。
5.根据权利要求1所述的低延时高速接口串行化电路，其特征在于，所述数据串行模块包括多个依次串联的数据传输单元，每个所述数据传输单元包括一个数据选择器和一个d触发器；所述数据选择器的输出端与所述d触发器的输入端连接，所述d触发器的输出端作为对应数据传输单元的输出端，通过d触发器的输出端与另一个数据传输单元的数据选择器的其中一个数据输入端连接形成串联结构，...
【专利技术属性】
技术研发人员：金晴晴，田陌晨，温德鑫，祝俊东，王彧，
申请(专利权)人：奇异摩尔上海集成电路设计有限公司，
类型：发明
国别省市：
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