【技术实现步骤摘要】
本专利技术属于ic设计，涉及一种基于risc-v架构利用有用偏差的新型时钟树自适应优化方法。
技术介绍
1、随着半导体工艺设计的进步，芯片的规模和集成度显著提高，市场对于芯片性能的要求也越来越高，芯片内部的时钟结构也变得更加复杂，因此，设计的时序收敛成为了工程师的巨大挑战。时钟网络在功耗增量中占据显著地位，通常占全芯片功耗的15％-40％，时钟树的质量对处理器的功耗效率和性能表现具有显著影响。传统的优化策略可能已经无法满足设计对时序的要求，这使得芯片设计过程中，通过新型的优化方法对时钟树进行优化，已成为不容忽视的重要环节。同时，随着集成度的提升，芯片流片的费用和成本迅速增加，成本也成为了在芯片设计的过程中越来越重要的一个考量因素。
2、在数字ic设计中，理想情况下，时钟到达所有时序单元的时间相等，得到一个“零偏差”的时钟树。但实际上，由于距离的不同，时钟到达不同的时序单元会有不同的时钟延迟。为了得到一个合理的时钟树结构，需要尽可能使时钟信号到达每个单元的延迟差尽可能的小在到达的同时。在如今的超大规模集成电路中，如何设计一个合理的时钟网络，是一个值得思考的问题。
3、一个同步时序电路模型包含两个时序单元，其中a为发射(launch)寄存器，b为捕获(capture)寄存器，p为时序路径的组合逻辑延迟，l和c分别表示时钟信号到达寄存器a、b的延迟。假设时钟周期为t,组合逻辑的延迟为tc，时序单元的内部延迟为tclk-q，两条时钟路径的时钟偏差为tskew＝|l-c|。在信号跳变的前后，
4、要满足
5、要满足保持时间约束,thold则需满足如下公式，tclk-q+tc＞tskew+thold
6、当时序路径存在建立时间和保持时间违例时，可以通过调整时钟偏差来修复。有用偏差指的是通过时钟延迟的不同，使得某些寄存器满足时序要求。若寄存器的前后级路径满足时序要求并且存在时序裕量，则可以通过调整时钟路径上某些寄存器的位置(向前提或向后推)，将这些时序裕量用于修复违例路径，从而改善整体时序收敛性。例如当某路径存在建立时间违例，而该路径的后置路径在建立时间约束上存在时序裕量，则可以在不影响时钟树功能的前提下，通过调整相邻路径间时钟源到达寄存器的网络延迟，制造时钟偏差去修复时序违例。
7、随着摩尔定律的发展，集成电路的工艺越来越先进，但对集成电路设计工程师者来说，流片的成本却越来越高。所以为了能让芯片正常流片且节约成本，在满足性能需求的同时，降低功耗也显得尤为重要。通过有用偏差方法来修复时序违例，会大量地增加缓冲器buffer的使用数量，而buffer大多数采用的是低压晶体管(low voltage transistor，lvt)，该单元(cell)从而会导致功耗急剧增加，提高成本。因此，为了满足市场对芯片高性能和低功耗的双重需求，考虑时序收敛方案的合理性和后续对功耗和性能的联合优化措施极为关键。
8、现有技术中提出了一种双向时序连续借用的有用偏差执行方式，通过同时考虑存在时序违例的关键路径的前后路径的时序余量，在修正关键路径的时序违例时，同时从前后路径中借用时序余量，从而加快了时序的收敛。此外，当前后一级路径的时序余量不足时，本方案还能连续借用前后多级路径的时序余量，从而充分利用集成电路设计中的时序余量，减少了迭代时间和后端工作人员对eda工具的较强依赖性，极大地提高了时序收敛效率。
9、现有技术至少包括以下缺点：
10、1、现有的方法没有最大限度的修复时序违例问题；
11、2、现有比较接近的方法通过传统的有用偏差修复时序的方法，为了能够解决当前有用偏差功能对时序余量借用不充分，导致关键路径时序无法修正的问题，采用逐级向前先后借用时序的方法，但由建立时间和保持时间约束公式可知，在逐级前向向后借用时序，修复建立时间违例的同时，时钟偏差的调整使建立时间约束符合要求，往往会引发保持时间违例，eda工具在发现保持时间违例后，通常会采取更换路径上延迟单元等措施，这会导致时钟路径长度偏离预期目标；
12、3、现有方案是通过在向前向后逐级借用时序，但在实际过程中，应用提前有用偏差(early useful skew)的效果并不总是理想的。利用提前有用偏差期望时钟网络延迟减少，但实际会出现增加的情况，这是由于为了实现目标指定了提前有用偏差，但是为确保芯片功能正常运行，时钟路径难以提前，因此eda工具可能在时钟路径上引入额外的延迟，延长时钟树的总长度来满足提前有用偏差需求。假设时钟树总长度为500ps，优化目标路径需要100ps的提前有用偏差，而该时钟路径长度已接近极限，无法让时钟路径更小，此时工具会将时钟树的总长度增加到600ps以满足需求，时钟树的网络延迟反而会增加，因工艺变化(on chip variation，ocv)引起的时序损失代价会升高；
13、4、现有设计中只针对寄存器到寄存器直接存在的违例问题，但在一个设计中，寄存器到存储器之前的时序路径也会存在保持时间违例问题，而且工具修复该违例会在时序路径上引入大量的buffer；
14、5、现有技术中，只在单一的流程中，对时序违例问题进行修复；
15、6、利用逐级向前向后借用时序，会在时钟路径上引入大量的buffer，而这会导致芯片设计的功耗和成本极具提高，但并没有后续的优化措施。
技术实现思路
1、为解决上述问题，本专利技术的技术方案为基于risc-v架构利用有用偏差的时钟树自适应优化方法，在s1，布图；s2，布局；s3，时钟树综合后，进行s10，寄存器到寄存器之间的时序路径优化；在s4，布线后，进行s20，寄存器到存储器之间的时序路径优化。
2、优选地，所述s10包括以下步骤：
3、s11，筛选寄存器到寄存器之间目标关键路径；
4、s12，判断是否存在偏差可优化条件；
5、是，则s13，生成反馈提前干预时钟树综合的指导文件；
6、否，则退出循环，进行s4，布线。
7、优选地，所述s10包括以下步骤：
8、s101，建立关键路径矩阵，新建优化路径列表，初始化延迟变量delaya＝0；
9、s102，判断是否存在偏差可优化条件；
10、否，则退出循环，进行s4，布线；
11、是，则s103，确定优化参数值delay；
12、s104，读取优化路径列表；
13、s105，判断列表是否存在关键路径；
14、是，则s106，更新delay＝delay+delaya；
15、否，则s107，delaya＝delay；
16、s108，网表写入关键路径；
17、s109，添加关键路径参数delaya；
18、s110，生成时钟树综合的指导文件本文档来自技高网...
【技术保护点】
1.一种基于RISC-V架构利用有用偏差的时钟树自适应优化方法，其特征在于，在S1，布图；S2，布局；S3，时钟树综合后，进行S10，寄存器到寄存器之间的时序路径优化；在S4，布线后，进行S20，寄存器到存储器之间的时序路径优化。
2.根据权利要求1所述的方法，其特征在于，所述S10包括以下步骤：
3.根据权利要求1所述的方法，其特征在于，所述S10包括以下步骤：
4.根据权利要求1所述的方法，其特征在于，所述S20包括以下步骤：
5.根据权利要求4所述的方法，其特征在于，所述S5包括添加缓冲器来增加路径延时，并在时钟信号传递到两个物理位置相邻的寄存器时，通过合并操作，该相邻的两个寄存器使用同一路缓冲器。
【技术特征摘要】
1.一种基于risc-v架构利用有用偏差的时钟树自适应优化方法，其特征在于，在s1，布图；s2，布局；s3，时钟树综合后，进行s10，寄存器到寄存器之间的时序路径优化；在s4，布线后，进行s20，寄存器到存储器之间的时序路径优化。
2.根据权利要求1所述的方法，其特征在于，所述s10包括以下步骤：
3.根...
【专利技术属性】
技术研发人员：樊凌雁，张哲，黄灿坤，黄柏茗，
申请(专利权)人：杭州电子科技大学，
类型：发明
国别省市：
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