本申请涉及一种超结半导体器件，涉及半导体技术领域，包括：半导体材料层，包括彼此相对的上表面和下表面；超结结构，位于半导体材料层中，包括若干呈交替排列的第一导电类型柱和第二导电类型柱；第一导电类型阱区，位于半导体材料层中且位于第一导电类型柱顶端，第一导电类型阱区包括第一类阱区和第二类阱区；栅极，位于上表面上；第一导电插塞，穿过栅极与第一类阱区导电连接；第二导电插塞，位于栅极上，与栅极导电连接；第二类阱区上方被栅极覆盖，第二类阱区与第一导电插塞、与第二导电插塞均绝缘隔离；第二类阱区从核心区延伸至终端区，第二类阱区在核心区以及在终端区均与第一类阱区分立设置。由此，增强器件的抗电磁干扰能力。
【技术实现步骤摘要】
本申请涉及半导体，特别是涉及一种超结半导体器件。
技术介绍
1、相对于传统mosfet（metal oxide semiconductor field effect transistor，金属氧化物半导体场效应晶体管），超结mosfet在漂移区中引入了交替排列的n型柱（n-pillar）、p型柱（p-pillar），从而可以在不降低击穿电压的情况下，大幅提高漂移区的掺杂浓度。与现有vdmos（vertical double-diffused metal oxide semiconductor，垂直双扩散金属氧化物半导体）器件不同的是，超结mosfet的比导通电阻还可以通过不断降低p型柱之间的距离实现继续降低。在相同导通电阻的情况下，超结mosfet芯片面积可以达到vdmos的六分之一以下，其电容也被急剧降低。
2、在超结mosfet开关过程中，由于超结结构中的p型柱和n型柱仅需要较低的vds（voltage of drain-source，漏源电压）就会被耗尽，导致超结mosfet的cgd（capacitanceof gate-drain，栅漏电容）在几十伏的漏源电压下出现一个急剧的下降，并在此后维持一个较小值，极易造成栅极电压和漏源电压的振荡，这种振荡会影响系统的稳定性和emi（electromagnetic interference，电磁干扰噪声）特性，产生较为严重的电磁干扰问题，限制了超结mosfet器件的大范围使用；并且，随着器件小型化发展，cgd也会随着器件尺寸的减小而变得更小，加剧了电磁干扰问题。
技术实现思路
1、有鉴于此，本申请实施例为解决
技术介绍
中存在的至少一个问题而提供一种超结半导体器件。
2、第一方面，本申请实施例提供了一种超结半导体器件，包括：
3、半导体材料层，包括彼此相对的上表面和下表面；
4、超结结构，位于所述半导体材料层中，所述超结结构包括若干呈交替排列的第一导电类型柱和第二导电类型柱；
5、第一导电类型阱区，位于所述半导体材料层中且位于所述第一导电类型柱的顶端，所述第一导电类型阱区包括第一类阱区和第二类阱区；
6、栅极，位于所述半导体材料层的所述上表面之上；
7、第一导电插塞，穿过所述栅极与所述第一类阱区导电连接；
8、第二导电插塞，位于所述栅极上，与所述栅极导电连接；
9、所述第二类阱区的上方被所述栅极覆盖，所述第二类阱区与所述第一导电插塞、与所述第二导电插塞均绝缘隔离；所述第二类阱区从所述超结半导体器件的核心区延伸至终端区，所述第二类阱区在所述核心区以及在所述终端区均与所述第一类阱区分立设置。
10、结合本申请的第一方面，在一可选实施方式中，还包括：
11、介质层，位于所述栅极与所述半导体材料层的所述上表面之间；
12、所述栅极包括位于所述第一类阱区正上方的第一栅极部分和位于所述第二类阱区正上方的第二栅极部分，所述介质层的位于所述第二栅极部分与所述第二类阱区之间的部分的平均厚度大于位于所述第一栅极部分与所述第一类阱区之间的部分的平均厚度。
13、结合本申请的第一方面，在一可选实施方式中，所述介质层包括栅极介质层和隔离介质层，所述栅极介质层位于所述第一类阱区与所述第一栅极部分之间以及位于所述第二类阱区与所述第二栅极部分之间，所述隔离介质层位于所述第二类阱区与所述栅极介质层之间。
14、结合本申请的第一方面，在一可选实施方式中，所述栅极还包括位于所述终端区的第一栅极连接部，所述第一栅极部分和所述第二栅极部分在所述终端区通过所述第一栅极连接部导电连接。
15、结合本申请的第一方面，在一可选实施方式中，所述栅极还包括位于所述核心区的第二栅极连接部，所述第二栅极连接部位于所述第二导电类型柱的正上方；
16、所述第一栅极部分包括在所述核心区经由所述第一导电插塞分隔的第一子部和第二子部，所述第一子部和所述第二子部在所述终端区通过所述第一栅极连接部导电连接；
17、对于与同一所述第二栅极部分相邻且分别位于该第二栅极部分两侧的两个第一栅极部分，其中一个第一栅极部分的第二子部通过一个第二栅极连接部与该第二栅极部分连接，另一个第一栅极部分的第一子部通过另一个第二栅极连接部与该第二栅极部分连接。
18、结合本申请的第一方面，在一可选实施方式中，所述栅极包括位于所述第一类阱区正上方的第一栅极部分和位于所述第二类阱区正上方的第二栅极部分，所述第一栅极部分与所述第二栅极部分绝缘隔离。
19、结合本申请的第一方面，在一可选实施方式中，所述栅极还包括位于所述终端区的第一栅极连接部；
20、所述第一栅极部分包括在所述核心区经由所述第一导电插塞分隔的第一子部和第二子部，所述第一子部和所述第二子部在所述终端区通过所述第一栅极连接部导电连接；
21、对于与同一所述第二栅极部分相邻且分别位于该第二栅极部分两侧的两个第一栅极部分，其中一个第一栅极部分的第二子部与该第二栅极部分之间存在一第一间隙介质层，另一个第一栅极部分的第一子部与该第二栅极部分之间存在另一第一间隙介质层，各所述第一间隙介质层分别位于不同的第二导电类型柱的正上方；
22、其中一个第一栅极部分的第二子部与另一个第一栅极部分的第一子部在所述终端区通过所述第一栅极连接部导电连接。
23、结合本申请的第一方面，在一可选实施方式中，还包括：
24、源极区，位于所述第一类阱区中；
25、所述第二类阱区中未设置有所述源极区。
26、结合本申请的第一方面，在一可选实施方式中，还包括：穿过所述栅极的第一通槽，所述第一导电插塞位于所述第一通槽内，所述第一通槽内还填充有第二间隙介质层；
27、在平行于所述上表面的平面内，所述第一导电类型柱和所述第二导电类型柱沿第一方向交替排列，所述第一通槽沿第二方向延伸，所述第二方向与所述第一方向垂直；沿所述第二方向，所述第一类阱区一部分与所述第一导电插塞接触、一部分与所述第二间隙介质层接触。
28、结合本申请的第一方面，在一可选实施方式中，所述第一导电插塞和所述第二间隙介质层在相邻两第一通槽内的分布位置对应相同；或者，
29、所述第一导电插塞和所述第二间隙介质层在相邻两第一通槽内的分布位置对应相反。
30、本申请实施例所提供的超结半导体器件，包括：半导体材料层，包括彼此相对的上表面和下表面；超结结构，位于半导体材料层中，超结结构包括若干呈交替排列的第一导电类型柱和第二导电类型柱；第一导电类型阱区，位于半导体材料层中且位于第一导电类型柱的顶端，第一导电类型阱区包括第一类阱区和第二类阱区；栅极，位于半导体材料层的上表面之上；第一导电插塞，穿过栅极与第一类阱区导电连接；第二导电插塞，位于栅极上，与栅极导电连接；第二类阱区的上方被栅极覆盖，第二类阱区与第一导电插塞、与第二导电插塞均绝缘隔离；第本文档来自技高网
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【技术保护点】
1.一种超结半导体器件，其特征在于，包括：
2.根据权利要求1所述的超结半导体器件，其特征在于，还包括：
3.根据权利要求2所述的超结半导体器件，其特征在于，所述介质层包括栅极介质层和隔离介质层，所述栅极介质层位于所述第一类阱区与所述第一栅极部分之间以及位于所述第二类阱区与所述第二栅极部分之间，所述隔离介质层位于所述第二类阱区与所述栅极介质层之间。
4.根据权利要求2或3所述的超结半导体器件，其特征在于，所述栅极还包括位于所述终端区的第一栅极连接部，所述第一栅极部分和所述第二栅极部分在所述终端区通过所述第一栅极连接部导电连接。
5.根据权利要求4所述的超结半导体器件，其特征在于，
6.根据权利要求1所述的超结半导体器件，其特征在于，所述栅极包括位于所述第一类阱区正上方的第一栅极部分和位于所述第二类阱区正上方的第二栅极部分，所述第一栅极部分与所述第二栅极部分绝缘隔离。
7.根据权利要求6所述的超结半导体器件，其特征在于，
8.根据权利要求1所述的超结半导体器件，其特征在于，还包括：
9.根据权利要求1所述的超结半导体器件，其特征在于，还包括：穿过所述栅极的第一通槽，所述第一导电插塞位于所述第一通槽内，所述第一通槽内还填充有第二间隙介质层；
10.根据权利要求9所述的超结半导体器件，其特征在于，
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【技术特征摘要】
1.一种超结半导体器件，其特征在于，包括：
2.根据权利要求1所述的超结半导体器件，其特征在于，还包括：
3.根据权利要求2所述的超结半导体器件，其特征在于，所述介质层包括栅极介质层和隔离介质层，所述栅极介质层位于所述第一类阱区与所述第一栅极部分之间以及位于所述第二类阱区与所述第二栅极部分之间，所述隔离介质层位于所述第二类阱区与所述栅极介质层之间。
4.根据权利要求2或3所述的超结半导体器件，其特征在于，所述栅极还包括位于所述终端区的第一栅极连接部，所述第一栅极部分和所述第二栅极部分在所述终端区通过所述第一栅极连接部导电连接。
5.根据权利要求4所述的超...
【专利技术属性】
技术研发人员：李宝杰，任文珍，丛茂杰，陆珏，徐旭东，
申请(专利权)人：芯联集成电路制造股份有限公司，
类型：发明
国别省市：
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