【技术实现步骤摘要】
本专利技术涉及半导体芯片，特别涉及一种可降低低钳位瞬态电压的半导体芯片。
技术介绍
1、半导体芯片是一种将数千甚至数百万个微型电子元件，如晶体管、电阻及电容等，集成在一块小小的半导体材料上的高科技产品，半导体芯片是现代电子设备中不可或缺的核心组件，它主要由半导体材料（如硅、锗或砷化镓）制成，并通过复杂的制造工艺将电子元件集成在一小片材料上，这种技术极大地推动了信息技术和电子工业的发展，广泛应用于计算机、通信设备、家用电器和各种智能产品中。
2、专利号cn201510516444.5公开了瞬态电压抑制器，所述瞬态电压抑制器具有信号端和接地端，包括：彼此串联连接的容性二极管组件和第一齐纳二极管，其中，容性二极管组件包括在同一个半导体芯片中形成且所述半导体芯片内反向并联连接的第一二极管和第二二极管。该瞬态电压抑制器采用容性二极管组件作为无极性的电容元件，从而提高瞬态电压抑制器的瞬态响应速度。
3、经过检索上述专利，发现半导体芯片仍存在以下不足：1、由于钳位电压与浪涌电流直接相关，浪涌电流越大，钳位电压相应也会越大，上述专利虽然能够提高瞬态电压抑制器的瞬态响应速度，但是无法在提高瞬态电压抑制器的瞬态响应速度的同时，及时对电磁强度进行减缓，导致提高瞬态电压抑制器的瞬态响应速度较弱，影响低钳位瞬态电压的降低效率；2、由于半导体芯片在电源启闭时，会出现电场强度过高，从而造成电路导通部位瞬态电压的急速上升的情况发生，导致电流过大，影响半导体芯片的稳定性和可靠性，同时半导体芯片的电压传输时会产生高温，无法在传输过程中降低产
4、因此，现提出一种可降低低钳位瞬态电压的半导体芯片解决上述问题。
技术实现思路
1、本专利技术的主要目的在于提供一种可降低低钳位瞬态电压的半导体芯片，以解决上述背景中提出的问题。
2、为实现上述目的，本专利技术采取的技术方案为：一种可降低低钳位瞬态电压的半导体芯片，包括背面金属，所述背面金属的上端设置有衬底层，所述衬底层的上端两侧分别设置有一号p+隔离区和二号p+隔离区，所述衬底层的上端中部设置有外延层，所述外延层的两端分别与一号p+隔离区和二号p+隔离区相连通，所述一号p+隔离区、二号p+隔离区和外延层的上端共同设置有一组绝缘层，所述绝缘层上设置有一号互连引线和二号互连引线，所述外延层内设置有一号掺杂区、三号p+隔离区、二号掺杂区、三号掺杂区和四号掺杂区，所述一号掺杂区和二号掺杂区内分别设置有p+沟槽和p-沟槽，所述三号p+隔离区的内部两侧分别开有一号缓冲沟槽和二号缓冲沟槽，所述外延层内设置有一号散热层和二号散热层。
3、所述三号p+隔离区和四号掺杂区相连通；
4、所述一号掺杂区和二号掺杂区的掺杂密度不同；
5、通过上述技术方案，通过在一号掺杂区和二号掺杂区内设置p+沟槽和p-沟槽，使得半导体芯片能够提高瞬态电压抑制器的瞬态响应速度。
6、所述一号掺杂区的掺杂浓度范围为1.0e12cm-3至1.0e16cm-3；
7、所述二号掺杂区的掺杂浓度范围为1.0e8cm-3至1.0e12cm-3；
8、通过上述技术方案，在半导体芯片导通后，通过p+沟槽和p-沟槽能够对传输的电压进行强度缓冲。
9、所述一号p+隔离区、二号p+隔离区和三号p+隔离区包括围绕导电源区的周边部分，以及将导电源区彼此隔开的中间部分；
10、通过上述技术方案，使得半导体芯片在提高瞬态电压抑制器的瞬态响应速度的同时，能够及时对电磁强度进行减缓。
11、所述三号掺杂区横跨导电源区和一号p+隔离区、二号p+隔离区和三号p+隔离区的周边部分之间的界面；
12、通过上述技术方案，使得提高瞬态电压抑制器的瞬态响应速度增强，提高低钳位瞬态电压的降低效率。
13、所述一号掺杂区和外延层之间形成第一二极管的pn结；
14、所述衬底层和外延层之间形成第二二极管的pn结；
15、通过上述技术方案，通过一号缓冲沟槽和二号缓冲沟槽的持续电场缓冲，能够降低电压峰值，避免电路导通部位瞬态电压的急速上升的情况发生，防止电流过大。
16、所述三号掺杂区围绕一号掺杂区；
17、所述四号掺杂区围绕二号掺杂区；
18、通过上述技术方案，避免电路导通部位瞬态电压的急速上升的情况发生，防止电流过大，增加半导体芯片的稳定性和可靠性。
19、所述四号掺杂区的掺杂浓度范围为1.0e4cm-3至1.0e8cm-3；
20、所述三号掺杂区的掺杂浓度范围为1.0e4cm-3至1.0e8cm-3；
21、通过上述技术方案，便于控制电流，增加半导体芯片的稳定性和可靠性。
22、所述一号散热层和二号散热层内均设置有散热涂层；
23、散热涂层包括高导热纳米碳球涂料和mil-101（cr）中的一种；
24、通过上述技术方案，其中高导热纳米碳球涂料和mil-101（cr）的涂层密度不同，使得半导体芯片在电源启闭时，出现的电场强度以及高温能够通过散热涂层实现散热。
25、所述一号散热层和二号散热层的涂层密度不同；
26、通过上述技术方案，能够通过不同密度的散热涂层进行连续散热，散热效果好，提高半导体芯片对电流控制的精准度。
27、本专利技术具有如下有益效果：
28、1.本专利技术中，通过在一号掺杂区和二号掺杂区内设置p+沟槽和p-沟槽，使得半导体芯片能够提高瞬态电压抑制器的瞬态响应速度，同时在半导体芯片导通后，通过p+沟槽和p-沟槽能够对传输的电压进行强度缓冲，使得半导体芯片在提高瞬态电压抑制器的瞬态响应速度的同时，能够及时对电磁强度进行减缓，使得提高瞬态电压抑制器的瞬态响应速度增强，提高低钳位瞬态电压的降低效率。
29、2.本专利技术中，通过在三号p+隔离区内设置一号缓冲沟槽和二号缓冲沟槽，一号缓冲沟槽和二号缓冲沟槽，通过一号缓冲沟槽和二号缓冲沟槽的持续电场缓冲，能够降低电压峰值，避免电路导通部位瞬态电压的急速上升的情况发生，防止电流过大，增加半导体芯片的稳定性和可靠性，同时在外延层内设置一号散热层和二号散热层，一号散热层和二号散热层内均设置有散热涂层，两个散热涂层内包括高导热纳米碳球涂料和mil-101（cr）中的一种，其中高导热纳米碳球涂料和mil-101（cr）的涂层密度不同，使得半导体芯片在电源启闭时，出现的电场强度以及高温能够通过散热涂层实现散热，使得半导体芯片能够通过不同密度的散热涂层进行连续散热，散热效果好，提高半导体芯片对电流控制的精准度。
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1.一种可降低低钳位瞬态电压的半导体芯片，包括背面金属（1），其特征在于，所述背面金属（1）的上端设置有衬底层（2），所述衬底层（2）的上端两侧分别设置有一号P+隔离区（3）和二号P+隔离区（4），所述衬底层（2）的上端中部设置有外延层（5），所述外延层（5）的两端分别与一号P+隔离区（3）和二号P+隔离区（4）相连通，所述一号P+隔离区（3）、二号P+隔离区（4）和外延层（5）的上端共同设置有一组绝缘层（14），所述绝缘层（14）上设置有一号互连引线（15）和二号互连引线（16），所述外延层（5）内设置有一号掺杂区（6）、三号P+隔离区（7）、二号掺杂区（8）、三号掺杂区（9）和四号掺杂区（10），所述一号掺杂区（6）和二号掺杂区（8）内分别设置有P+沟槽（11）和P-沟槽（12），所述三号P+隔离区（7）的内部两侧分别开有一号缓冲沟槽（13）和二号缓冲沟槽（131），所述外延层（5）内设置有一号散热层（17）和二号散热层（171）。
2.根据权利要求1所述的半导体芯片，其特征在于，所述三号P+隔离区（7）和四号掺杂区（10）相连通；
3.根据权利要求1
4.根据权利要求1所述的半导体芯片，其特征在于，所述一号P+隔离区（3）、二号P+隔离区（4）和三号P+隔离区（7）包括围绕导电源区的周边部分，以及将导电源区彼此隔开的中间部分。
5.根据权利要求1所述的半导体芯片，其特征在于，所述三号掺杂区（9）横跨导电源区和一号P+隔离区（3）、二号P+隔离区（4）和三号P+隔离区（7）的周边部分之间的界面。
6.根据权利要求1所述的半导体芯片，其特征在于，所述一号掺杂区（6）和外延层（5）之间形成第一二极管的PN结； 所述衬底层（2）和外延层（5）之间形成第二二极管的PN结。
7. 根据权利要求1所述的半导体芯片，其特征在于，所述三号掺杂区（9）围绕一号掺杂区（6）； 所述四号掺杂区（10）围绕二号掺杂区（8）。
8. 根据权利要求1所述的半导体芯片，其特征在于，所述四号掺杂区（10）的掺杂浓度范围为1.0E4cm-3至1.0E8cm-3； 所述三号掺杂区（9）的掺杂浓度范围为1.0E4cm-3至1.0E8cm-3。
9. 根据权利要求1所述的半导体芯片，其特征在于，所述一号散热层（17）和二号散热层（171）内均设置有散热涂层； 散热涂层包括高导热纳米碳球涂料和MIL-101（Cr）中的一种。
10.根据权利要求1所述的半导体芯片，其特征在于，所述一号散热层（17）和二号散热层（171）的涂层密度不同。
...【技术特征摘要】
1.一种可降低低钳位瞬态电压的半导体芯片，包括背面金属（1），其特征在于，所述背面金属（1）的上端设置有衬底层（2），所述衬底层（2）的上端两侧分别设置有一号p+隔离区（3）和二号p+隔离区（4），所述衬底层（2）的上端中部设置有外延层（5），所述外延层（5）的两端分别与一号p+隔离区（3）和二号p+隔离区（4）相连通，所述一号p+隔离区（3）、二号p+隔离区（4）和外延层（5）的上端共同设置有一组绝缘层（14），所述绝缘层（14）上设置有一号互连引线（15）和二号互连引线（16），所述外延层（5）内设置有一号掺杂区（6）、三号p+隔离区（7）、二号掺杂区（8）、三号掺杂区（9）和四号掺杂区（10），所述一号掺杂区（6）和二号掺杂区（8）内分别设置有p+沟槽（11）和p-沟槽（12），所述三号p+隔离区（7）的内部两侧分别开有一号缓冲沟槽（13）和二号缓冲沟槽（131），所述外延层（5）内设置有一号散热层（17）和二号散热层（171）。
2.根据权利要求1所述的半导体芯片，其特征在于，所述三号p+隔离区（7）和四号掺杂区（10）相连通；
3.根据权利要求1所述的半导体芯片，其特征在于，所述一号掺杂区（6）的掺杂浓度范围为1.0e12cm-3至1.0e16cm-3；所述二号掺杂区（8）的掺杂浓度范围为1.0e8cm-3至1.0e12cm-3。
4.根据权利要求1所...
【专利技术属性】
技术研发人员：袁磊，王凯锋，何松霖，
申请(专利权)人：合肥中恒微半导体有限公司，
类型：发明
国别省市：
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