【技术实现步骤摘要】
本申请涉及半导体，具体而言涉及一种衬底及其制造方法、半导体器件。
技术介绍
1、绝缘体上硅(soi，silicon-on-insulator)技术是在底硅层和顶硅层之间引入了一层绝缘层，例如氧化硅层。当在soi衬底的绝缘层上形成半导体膜层时，由于形成有绝缘层，可以实现集成电路中元器件的器件隔离，并能够彻底消除体硅互补金属氧化物半导体电路(cmos，complementary metal oxide semiconductor)中的寄生闩锁效应；同时，采用soi衬底制程的集成电路还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小以及适用于低压低功耗电路等优点。
2、然而，相关技术中的soi衬底的散热性能较差，而较差的散热性能又会导致soi衬底上的半导体器件的沟道电流下降以及负差分电阻的形成等问题的产生。
技术实现思路
1、在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本申请的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
2、为至少部分地解决上述技术问题，本申请一方面提供一种衬底，包括：
3、第一基底；
4、第二基底，所述第二基底的厚度小于所述第一基底的厚度；
5、第一介质层和第二介质层，设置在所述第一基底和所述第二基底之间，并将所述第一基底和所述第二基底连接，其中，所述第二介质层的导热
6、在一个示例中，所述第二介质层接触所述第二基底；或者
7、所述第二介质层接触所述第一基底；或者
8、所述第二介质层的层数为至少两层，其中一层所述第二介质层接触所述第一基底、一层所述第二介质层接触所述第二基底；或者
9、所述第一介质层的层数为至少两层，其中一层所述第一介质层接触所述第一基底、一层所述第一介质层接触所述第二基底。
10、在一个示例中，所述第二介质层包括主体层和自所述主体层的表面凸出的至少一个凸出部，其中，所述主体层覆盖所述第一介质层，所述凸出部位于所述第一介质层中。
11、在一个示例中，当所述第二介质层具有多个所述凸出部时，多个所述凸出部呈阵列排布；和/或
12、不同的相邻两个所述凸出部之间的间距相同或者不同；和/或
13、相邻的两个所述凸出部之间的间距范围为4.5mm-5.5mm。
14、在一个示例中，所述凸出部的长度范围为0.9um-1.1um，所述凸出部的宽度范围为0.4um-0.6um，所述凸出部的厚度范围为0.4um-0.6um；和/或
15、所述主体层的厚度范围为0.15um-0.25um。
16、在一个示例中，所述主体层的厚度为所述第一介质层的厚度的15％～25％；和/或
17、所述凸出部的厚度为所述第一介质层的厚度的30％～70％。
18、在一个示例中，所述第一介质层的材质包括氧化硅；
19、所述第二介质层的材质包括金属氧化物、金属氮化物或氮化硼，其中，所述金属氧化物和所述金属氮化物包括以下中的至少一种：氧化镁、氧化铝以及氮化铝。
20、本申请另一方面提供一种衬底的制造方法，所述方法包括：
21、提供第一基底和第二基底；
22、在所述第一基底和所述第二基底的至少一者的表面上形成第一介质层和第二介质层，其中，所述第二介质层的导热系数高于所述第一介质层的导热系数；
23、将所述第一基底与所述第二基底相键合，其中，所述第一介质层和所述第二介质层位于所述第一基底和所述第二基底之间；
24、去除预定厚度的所述第二基底或所述第一基底，以使所述第二基底和所述第一基底中一者的厚度小于另一者的厚度。
25、在一个示例中，在所述第一基底和所述第二基底的至少一者的表面上形成第一介质层和第二介质层，包括：
26、在所述第一基底或第二基底上依次形成所述第一介质层和所述第二介质层；或者
27、在所述第一基底或第二基底上依次形成所述第二介质层和所述第一介质层；或者
28、在所述第一基底和所述第二基底上分别依次形成所述第一介质层和所述第二介质层；或者
29、在所述第一基底和所述第二基底上分别依次形成所述第二介质层和所述第一介质层。
30、本申请再一方面提供一种衬底的制造方法，所述方法包括：
31、提供第一基底；
32、在所述第一基底的表面上形成第一介质层和第二介质层，其中，所述第二介质层的导热系数高于所述第一介质层的导热系数；
33、在所述第一基底形成有所述第一介质层和所述第二介质层的一侧沉积形成第二基底，其中，所述第二基底的厚度小于所述第一基底的厚度。
34、在一个示例中，当先形成所述第一介质层、后形成所述第二介质层时，在形成所述第一介质层之后，以及在形成所述第二介质层之前，所述方法还包括：
35、刻蚀所述第一介质层以在所述第一介质层中形成至少一个凹槽，所述第二介质层覆盖所述第一介质层并填充所述凹槽，以形成位于所述第一介质层上的主体层和至少一个延伸至所述第一介质层中的凸出部；或者，
36、当先形成所述第二介质层、后形成所述第一介质层时，在形成所述第二介质层之后，以及在形成所述第一介质层之前，所述方法还包括：
37、刻蚀部分厚度的所述第二介质层以形成主体层和自所述主体层的表面凸出的至少一个凸出部；
38、在形成所述第一介质层之后，所述第一介质层至少覆盖所述凸出部外侧的区域且所述第一介质层的顶面不低于所述凸出部的顶面，以使所述凸出部延伸至所述第一介质层中。
39、在一个示例中，当先形成所述第一介质层、后形成所述第二介质层时，在形成所述第一介质层之后，以及在形成所述第二介质层之前，所述方法还包括：
40、刻蚀所述第一介质层以在所述第一介质层中形成至少一个凹槽，所述第二介质层填充所述凹槽以形成至少一个延伸至所述第一介质层中的凸出部；或者，
41、当先形成所述第二介质层、后形成所述第一介质层时，在所述第二介质层之后，以及在形成所述第一介质层之前，所述方法还包括：
42、刻蚀所述第二介质层以形成至少一个凸出部；
43、在形成所述第一介质层之后，所述第一介质层覆盖所述凸出部外侧的区域且所述第一介质层的顶面不低于所述凸出部的顶面，以使所述凸出部延伸至所述第一介质层中。
44、本申请又一方面提供一种半导体器件，包括前述的衬底，或者，包括采用前述的制造方法制造的衬底。
45、本申请的衬底及其制造方法、半导体器件，在第一基底和第二基底之间形成有第一介质层和第二介质层，其中，第二介质层的导热系数高于第一介质层的导热系数，能够有效改善衬底的散热性能。
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1.一种衬底，其特征在于，包括：
2.根据权利要求1所述的衬底，其特征在于，所述第二介质层接触所述第二基底；或者
3.根据权利要求1所述的衬底，其特征在于，所述第二介质层包括主体层和自所述主体层的表面凸出的至少一个凸出部，其中，所述主体层覆盖所述第一介质层，所述凸出部位于所述第一介质层中。
4.根据权利要求3所述的衬底，其特征在于，当所述第二介质层具有多个所述凸出部时，多个所述凸出部呈阵列排布；和/或
5.根据权利要求3所述的衬底，其特征在于，所述凸出部的长度范围为0.9um-1.1um，所述凸出部的宽度范围为0.4um-0.6um，所述凸出部的厚度范围为0.4um-0.6um；和/或
6.根据权利要求3所述的衬底，其特征在于，所述主体层的厚度为所述第一介质层的厚度的15％～25％；和/或
7.根据权利要求1所述的衬底，其特征在于，所述第一介质层的材质包括氧化硅；
8.一种衬底的制造方法，其特征在于，所述方法包括：
9.根据权利要求8所述的制造方法，其特征在于，在所述第一基底和所述第二
10.一种衬底的制造方法，其特征在于，所述方法包括：
11.根据权利要求8或10所述的制造方法，其特征在于，当先形成所述第一介质层、后形成所述第二介质层时，在形成所述第一介质层之后，以及在形成所述第二介质层之前，所述方法还包括：
12.一种半导体器件，其特征在于，包括如权利要求1至7中任一项所述的衬底，或者，包括采用如权利要求8至11中任一项所述的制造方法制造的衬底。
...【技术特征摘要】
1.一种衬底，其特征在于，包括：
2.根据权利要求1所述的衬底，其特征在于，所述第二介质层接触所述第二基底；或者
3.根据权利要求1所述的衬底，其特征在于，所述第二介质层包括主体层和自所述主体层的表面凸出的至少一个凸出部，其中，所述主体层覆盖所述第一介质层，所述凸出部位于所述第一介质层中。
4.根据权利要求3所述的衬底，其特征在于，当所述第二介质层具有多个所述凸出部时，多个所述凸出部呈阵列排布；和/或
5.根据权利要求3所述的衬底，其特征在于，所述凸出部的长度范围为0.9um-1.1um，所述凸出部的宽度范围为0.4um-0.6um，所述凸出部的厚度范围为0.4um-0.6um；和/或
6.根据权利要求3所述的衬底，其特征在于，所述主体层的厚度为所述第一介质层的...
【专利技术属性】
技术研发人员：李泽阳，尹沛羊，沈飚，范明远，
申请(专利权)人：芯联集成电路制造股份有限公司，
类型：发明
国别省市：
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