半导体结构及其形成方法技术

技术编号：44130391 阅读：4 留言：0更新日期：2025-01-24 22:49

一种半导体结构及其形成方法，其中半导体结构包括：提供衬底；在衬底上沉积形成第一绝缘层；在第一绝缘层上沉积形成栅极层；在栅极层上形成具有栅极层图案的第一光刻胶层；以第一光刻胶层为掩膜，在第一绝缘层上以及栅极层的侧壁表面沉积形成第二绝缘层，第二绝缘层的顶部表面与栅极层的顶部表面齐平；在部分第二绝缘层的顶部表面形成源/漏区；采用退火工艺，在源/漏区上、部分第二绝缘层上以及栅极层上形成沟道层，沟道层的顶部表面与源/漏区的顶部表面齐平。通过在第一绝缘层和第二绝缘层内形成栅极层，使得栅极层为埋入式结构，减少了栅极层与源/漏区之间的重叠面积，降低产生寄生电容的可能性，避免出现栅极击穿现象。

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【技术实现步骤摘要】

本专利技术涉及半导体领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

1、mosfet为金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effect transistor,mosfet)，是一种常见的半导体器件，包括源极、栅极和漏极，栅极且通过氧化层与半导体层隔离。其工作原理是在栅极施加电压来改变沟道中的电荷载流子密度，从而控制沟道中的电子流。

2、然而，目前的晶体管内的栅极和源/漏极容易产生寄生电容，影响晶体管的高频特性，降低其开关速度和响应时间，影响了半导体器件的性能。

技术实现思路

1、本专利技术解决的技术问题是如何提高半导体器件的性能。

2、为解决上述技术问题，本专利技术实施例提供一种半导体结构，包括：提供衬底；在所述衬底上沉积形成第一绝缘层；在所述第一绝缘层上沉积形成栅极层；在所述栅极层上形成具有栅极层图案的第一光刻胶层；以所述第一光刻胶层为掩膜，在所述第一绝缘层上以及所述栅极层的侧壁表面沉积形成第二绝缘层，所述第二绝缘层的顶部表面与所述栅极层的顶部表面齐平；在部分所述第二绝缘层的顶部表面形成源/漏区；采用退火工艺，在所述源/漏区上、部分所述第二绝缘层上以及所述栅极层上形成沟道层，所述沟道层的顶部表面与所述源/漏区的顶部表面齐平。

3、可选的，形成所述第一绝缘层和所述第二绝缘层的工艺为化学气相沉积工艺，所述化学气相沉积工艺的参数为：沉积速率为每分钟1000埃至每分钟3000埃。

<p>4、可选的，所述第一绝缘层的厚度范围为100纳米至150纳米，所述第二绝缘层的厚度范围为60纳米至100纳米，所述栅极层的厚度范围为60纳米至100纳米，所述第一绝缘层和所述第二绝缘层的材料为氮化硅。

5、可选的，形成所述源/漏区的工艺为cvd工艺或pvd工艺。

6、可选的，所述源/漏区的厚度范围为100纳米至200纳米，所述源/漏区的材料为铜、铝、金、镍、多晶硅中的一种。

7、可选的，在形成源/漏区的步骤之后，还包括：对部分所述源/漏区进行刻蚀，形成“l”型的源/漏区。

8、可选的，刻蚀所述源/漏区的工艺为干法刻蚀工艺或湿法刻蚀工艺，所述干法刻蚀工艺的参数为刻蚀气体为cf4、chf3、ch3f、o2以及ar中的一种或多种的组合，刻蚀气体的气体流量为100sccm至500sccm，偏置电压为100v至200v，刻蚀压强为30mtorr至40mtorr，刻蚀时间为30秒至45秒，刻蚀深度为100纳米至150纳米。

9、可选的，在形成所述栅极层的步骤之后，还包括：在所述栅极层的侧壁表面形成第一栅介质层；在所述第一栅介质层的侧壁表面形成第一缓冲层，所述第一栅介质层与所述第一缓冲层的顶部表面与所述栅极层的顶部表面齐平。

10、可选的，在形成所述第二绝缘层的步骤之后，还包括：在所述衬底上形成第二栅介质层；在所述第二栅介质层上形成第二光刻胶层；以所述第二光刻胶层为掩膜，刻蚀所述第二栅介质层至暴露出所述第二绝缘层表面以及所述第一缓冲层表面；在所述衬底上形成第二缓冲层；在所述第二缓冲层上形成第三光刻胶层；以所述第三光刻胶层为掩膜，刻蚀所述第二缓冲层至暴露出所述第二绝缘层表面。

11、可选的，所述第一栅介质层的材料与所述第二栅介质层的材料为氧化硅和氮化硅中的一种或两种的组合，所述第一缓冲层和所述第二缓冲层的材料为al2o3。

12、相应地，本专利技术还提供一种半导体结构，包括：衬底；第一绝缘层，位于所述衬底上；栅极层，位于部分所述第一绝缘层上；第二绝缘层，位于部分所述第一绝缘层上，且位于所述栅极层的两侧，所述第二绝缘层的顶部表面与所述栅极层的顶部表面齐平；源/漏区，位于所述第二绝缘层的顶部表面；沟道层，所述沟道层覆盖部分所述源/漏区、部分所述第二绝缘层上以及所述栅极层。

13、可选的，所述第一绝缘层的厚度范围为100纳米至150纳米，所述第二绝缘层的厚度范围为60纳米至100纳米，所述栅极层的厚度范围为60纳米至100纳米，所述第一绝缘层和所述第二绝缘层的材料为氮化硅。

14、可选的，所述半导体结构还包括：第一栅介质层，位于所述栅极层的侧壁表面；第一缓冲层，位于所述第一栅介质层的侧壁表面；第二栅介质层，位于所述第一栅介质层的顶部表面以及所述栅极层的顶部表面；第二缓冲层，位于所述第二栅介质层表面以及所述第一缓冲层表面。

15、与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：

16、本专利技术通过在所述第一绝缘层上形成所述栅极层，且在所述栅极层两侧形成所述第二绝缘层，使得所述第一绝缘层和所述第二绝缘层形成“u”型结构，所述栅极层位于u型开口内，实现所述栅极层的埋入式结构，在部分第二绝缘层上形成所述源/漏区，使得所述源/漏区和所述栅极层在平行于衬底的方向以及垂直于衬底的方向上均无交叠部分，增大了源/漏区和栅极层之间的距离，降低产生寄生电容的可能性，避免出现栅极击穿现象，且增大了源/漏区和沟道层之间的接触面积，降低光刻和刻蚀的对准工艺难度，同时降低沟道层退火后可能出现的边缘效应带来的影响。

17、进一步，通过对所述源/漏区进行刻蚀，形成“l”型结构，减小了源/漏区的面积，进而降低了寄生电容的产生的可能性，提高半导体器件的性能。

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【技术保护点】

1.一种半导体结构的形成方法，其特征在于，包括：

2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一绝缘层和所述第二绝缘层的工艺为化学气相沉积工艺，所述化学气相沉积工艺的参数为：沉积速率为每分钟1000埃至每分钟3000埃。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一绝缘层的厚度范围为100纳米至150纳米，所述第二绝缘层的厚度范围为60纳米至100纳米，所述栅极层的厚度范围为60纳米至100纳米，所述第一绝缘层和所述第二绝缘层的材料为氮化硅。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源/漏区的工艺为CVD工艺或PVD工艺。

5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述源/漏区的厚度范围为100纳米至200纳米，所述源/漏区的材料为铜、铝、金、镍、多晶硅中的一种。

6.如权利要求4所述的半导体结构的形成方法，其特征在于，在形成源/漏区的步骤之后，还包括：对部分所述源/漏区进行刻蚀，形成“L”型的源/漏区。

7.如权利要求6所述的半

8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述栅极层的步骤之后，还包括：

9.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述第二绝缘层的步骤之后，还包括：

10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一栅介质层的材料与所述第二栅介质层的材料为氧化硅和氮化硅中的一种或两种的组合，所述第一缓冲层和所述第二缓冲层的材料为Al2O3。

11.一种半导体结构，其特征在于，包括：

12.如权利要求11所述的半导体结构，其特征在于，所述第一绝缘层的厚度范围为100纳米至150纳米，所述第二绝缘层的厚度范围为60纳米至100纳米，所述栅极层的厚度范围为60纳米至100纳米，所述第一绝缘层和所述第二绝缘层的材料为氮化硅。

13.如权利要求11所述的半导体结构，其特征在于，还包括：第一栅介质层，位于所述栅极层的侧壁表面；第一缓冲层，位于所述第一栅介质层的侧壁表面；第二栅介质层，位于所述第一栅介质层的顶部表面以及所述栅极层的顶部表面；第二缓冲层，位于所述第二栅介质层表面以及所述第一缓冲层表面。

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【技术特征摘要】

1.一种半导体结构的形成方法，其特征在于，包括：

4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源/漏区的工艺为cvd工艺或pvd工艺。

6.如权利要求4所述的半导体结构的形成方法，其特征在于，在形成源/漏区的步骤之后，还包括：对部分所述源/漏区进行刻蚀，形成“l”型的源/漏区。

7.如权利要求6所述的半导体结构的形成方法，其特征在于，刻蚀所述源/漏区的工艺为干法刻蚀工艺或湿法刻蚀工艺，所述干法刻蚀工艺的参数为刻蚀气体为cf4、chf3、ch3f、o2以及ar中的一种或多种的组...

【专利技术属性】
技术研发人员：汪森林，陶然，
申请(专利权)人：浙江创芯集成电路有限公司，
类型：发明
国别省市：

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