【技术实现步骤摘要】
本专利技术属于集成电路，具体涉及一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元。
技术介绍
1、密码芯片作为储存重要数据的载体，所受到的攻击多种多样，其中所遭受的功耗攻击较为常见。攻击者一般采用分析密码芯片在工作时电源端的功耗波动特性来获取关键信息，即功耗与关键信息之间存在数学统计的相关性，而这需要攻击者将功耗信息与数据进行对齐。因此设计出一种电路结构将这种关联性降低是一种抵抗功耗攻击的思路。一方面，采用随机延迟技术将电路处理关键数据的时间在一定范围内产生随机延迟，从而打乱功耗信息与数据的对齐关系是一种有效方法。另一方面，功耗恒定的电路也是防御该类型攻击的有效方法。功耗恒定技术主要利用了双轨预充电逻辑结构，该结构可以使得逻辑电路的功耗不随运算结果的变化而变化，进而使得功耗在运行时达到相对恒定。因此将随机延迟技术与双轨预充电技术相结合，可以打乱功耗信息与数据之间的时间关系，并消除电路运算结果与功耗之间的相关性，增加攻击者分析电路逻辑的难度，从而提升电路抗功耗攻击的能力。
技术实现思路
1、为了弥补现有技术的不足，本专利技术目的在于提供一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元。
2、本专利技术所解决的技术问题可通过以下技术方案来实现：
3、所述的一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元，包括一个随机延迟的单轨转双轨电路和一个双轨掩蔽门电路，所述单轨转双轨电路产生随机延迟的信号作为双轨掩蔽门电路的输入值，所述双轨掩蔽门电路
4、进一步地，所述单轨转双轨电路包括反相器not1、反相器not2、或非门nor1、或非门nor2、多路选择器mux1、多路选择器mux2以及arbiter puf，输入信号a和或非门nor1的输入端x1相连，并与反相器not1的输入端相连；反相器not1的输出端和或非门nor2的输入端x2相连；输入信号en连接反相器not2的输入端，反相器not2的输出端同时连接或非门nor1的输入端y1和或非门nor2的输入端y2；或非门nor1的输出端有两种连接路径，分别连接多路选择器mux1的0号输入端和1号输入端，其中1号输入端为延时路径；或非门nor2的输出端有两种连接路径，分别连接多路选择器mux2的0号输入端和1号输入端，其中1号输入端为延时路径；多路选择器mux1的a1端口和多路选择器mux2的a2端口均连接至arbiter puf的输出端f，多路选择器mux1的输出端f1连接至输出信号多路选择器mux2的输出端f2连接至输出信号ɑ。
5、进一步地，所述第一单轨掩蔽门电路包括25个pmos管和13个nmos管，pmos管分别记为p1、p2、p3、p4、p5、p6、p7、p8、p9、p10、p11、p12、p1’、p2’、p3’、p4’、p5’、p6’、p7’、p8’、p9’、p10’、p11’、p12’、p13’，nmos管分别记为n1、n2、n3、n4、n5、n6、n7、n1’、n2’、n3’、n4’、n5’、n6’。
6、进一步地，p1的漏极与n1和n2的源极相连并与p3和n5的漏极相连，p1的栅极与输入信号ɑ相连，p1的源极与p2的漏极相连；p2的栅极与输入信号相连，源极与p4的源极相连并连接电源vdd；p3的栅极与输入信号相连，源极与p4的漏极相连；p4的栅极与输入信号ɑ相连；p5的漏极与n3和n4的源极相连并与p7和n6的漏极相连，p5的栅极与输入信号ɑ相连，p5的源极与p6的漏极相连；p6的栅极与输入信号相连，源极与p8的源极相连并连接电源vdd；p7的栅极与输入信号相连，源极与p8的漏极相连；p8的栅极与输入信号ɑ相连；p9的漏极与n5和n6的源极相连并与p11的漏极和反相器的输入端相连，p9的栅极与输入信号b相连，p9的源极与p10的漏极相连；p10的栅极与输入信号相连，源极与p12的源极相连并连接电源vdd，p11的栅极与输入信号相连，源极与p12的漏极相连；p12的栅极与输入信号b相连；n1的栅极与输入信号相连，漏极与n2的漏极相连，并连接输入信号n2的栅极与输入信号ɑ相连；n3的栅极与输入信号相连，漏极与n4的漏极相连，并连接输入信号n4的栅极与输入信号ɑ相连；n5的栅极与输入信号b相连，n6的栅极与输入信号相连；n7的漏极与反相器的输出信号相连，栅极与输入信号r相连，源极与p13’的源极相连，并连接输出信号q。
7、进一步地，输入信号r来源于arbiter puf的输出端f，对第一单轨掩蔽门电路的输出结果进行加密。
8、进一步地，p1’的漏极与n1’和n2’的源极相连并与p3’和n5’的漏极相连，p1’的栅极与输入信号ɑ相连，p1’的源极与p2’的漏极相连；p2’的栅极与输入信号相连，源极与p4’的源极相连并连接电源vdd；p3’的栅极与输入信号相连，源极与p4’的漏极相连；p4’的栅极与输入信号ɑ相连；p5’的漏极与n3’和n4’的源极相连并与p7’和n6’的漏极相连，p5’的栅极与输入信号ɑ相连，p5’的源极与p6’的漏极相连；p6’的栅极与输入信号相连，源极与p8’的源极相连并连接电源vdd；p7’的栅极与输入信号相连，源极与p8’的漏极相连；p8’的栅极与输入信号ɑ相连。p9’的漏极与n5’和n6’的源极相连并与p11’的漏极和反相器的输入端相连，p9’的栅极与输入信号b相连；p9’的源极与p10’的漏极相连；p10’的栅极与输入信号相连，源极与p12’的源极相连并连接电源vdd；p11’的栅极与输入信号相连，源极与p12’的漏极相连；p12’的栅极与输入信号b相连；n1’的栅极与输入信号相连，漏极与n2’的漏极相连，并连接输入信号b；n2’的栅极与输入信号ɑ相连；n3’的栅极与输入信号相连，漏极与n4’的漏极相连，并连接输入信号ɑ；n4’的栅极与输入信号ɑ相连；n5’的栅极与输入信号b相连；n6’的栅极与输入信号相连；p13’的漏极与反相器的输出信号相连，栅极与输入信号r相连。
9、进一步地，所述第二单轨掩蔽门电路与第一单轨掩蔽门电路的区别在于，将第一单轨掩蔽门电路nmos管n7替换成pmos管以及将pmos管p13’替换成nmos管之后进行相同的线路连接即可。
10、与现有技术相比，本专利技术有以下优点：本专利技术能够较好地使门电路单元的电源端功耗在不同输入信号下保持恒定，且随机延迟的功能设计使得电路在处理关键数据时的时间不是固定时刻，能够在一定程度上抵御功耗攻击。
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1.一种基于随机延迟的双轨预充电抗功耗攻击CMOS门电路单元，其特征在于，包括一个随机延迟的单轨转双轨电路和一个双轨掩蔽门电路，所述单轨转双轨电路产生随机延迟的信号作为双轨掩蔽门电路的输入值，所述双轨掩蔽门电路包括第一单轨掩蔽门电路和第二单轨掩蔽门电路。
2.根据权利要求1所述的一种基于随机延迟的双轨预充电抗功耗攻击CMOS门电路单元，其特征在于，所述单轨转双轨电路包括反相器NOT1、反相器NOT2、或非门NOR1、或非门NOR2、多路选择器MUX1、多路选择器MUX2以及Arbiter PUF，输入信号A和或非门NOR1的输入端x1相连，并与反相器NOT1的输入端相连；反相器NOT1的输出端和或非门NOR2的输入端x2相连；输入信号en连接反相器NOT2的输入端，反相器NOT2的输出端同时连接或非门NOR1的输入端y1和或非门NOR2的输入端y2；或非门NOR1的输出端有两种连接路径，分别连接多路选择器MUX1的0号输入端和1号输入端，其中1号输入端为延时路径；或非门NOR2的输出端有两种连接路径，分别连接多路选择器MUX2的0号输入端和1号输入端，其中1号输入端为
3.根据权利要求2所述的一种基于随机延迟的双轨预充电抗功耗攻击CMOS门电路单元，其特征在于，所述第一单轨掩蔽门电路包括25个PMOS管和13个NMOS管，PMOS管分别记为P1、P2、P3、P4、P5、P6、P7、P8、P9、P10、P11、P12、P1’、P2’、P3’、P4’、P5’、P6’、P7’、P8’、P9’、P10’、P11’、P12’、P13’，NMOS管分别记为N1、N2、N3、N4、N5、N6、N7、N1’、N2’、N3’、N4’、N5’、N6’。
4.根据权利要求3所述的一种基于随机延迟的双轨预充电抗功耗攻击CMOS门电路单元，其特征在于，P1的漏极与N1和N2的源极相连并与P3和N5的漏极相连，P1的栅极与输入信号ɑ相连，P1的源极与P2的漏极相连；P2的栅极与输入信号相连，源极与P4的源极相连并连接电源Vdd；P3的栅极与输入信号相连，源极与P4的漏极相连；P4的栅极与输入信号ɑ相连；P5的漏极与N3和N4的源极相连并与P7和N6的漏极相连，P5的栅极与输入信号ɑ相连，P5的源极与P6的漏极相连；P6的栅极与输入信号相连，源极与P8的源极相连并连接电源Vdd；P7的栅极与输入信号相连，源极与P8的漏极相连；P8的栅极与输入信号ɑ相连；P9的漏极与N5和N6的源极相连并与P11的漏极和反相器的输入端相连，P9的栅极与输入信号b相连，P9的源极与P10的漏极相连；P10的栅极与输入信号相连，源极与P12的源极相连并连接电源Vdd，P11的栅极与输入信号相连，源极与P12的漏极相连；P12的栅极与输入信号b相连；N1的栅极与输入信号相连，漏极与N2的漏极相连，并连接输入信号N2的栅极与输入信号ɑ相连；N3的栅极与输入信号相连，漏极与N4的漏极相连，并连接输入信号N4的栅极与输入信号ɑ相连；N5的栅极与输入信号b相连，N6的栅极与输入信号相连；N7的漏极与反相器的输出信号相连，栅极与输入信号R相连，源极与P13’的源极相连，并连接输出信号q。
5.根据权利要求4所述的一种基于随机延迟的双轨预充电抗功耗攻击CMOS门电路单元，其特征在于，输入信号R来源于Arbiter PUF的输出端F，对第一单轨掩蔽门电路的输出结果进行加密。
6.根据权利要求5所述的一种基于随机延迟的双轨预充电抗功耗攻击CMOS门电路单元，其特征在于，P1’的漏极与N1’和N2’的源极相连并与P3’和N5’的漏极相连，P1’的栅极与输入信号ɑ相连，P1’的源极与P2’的漏极相连；P2’的栅极与输入信号相连，源极与P4’的源极相连并连接电源Vdd；P3’的栅极与输入信号相连，源极与P4’的漏极相连；P4’的栅极与输入信号ɑ相连；P5’的漏极与N3’和N4’的源极相连并与P7’和N6’的漏极相连，P5’的栅极与输入信号ɑ相连，P5’的源极与P6’的漏极相连；P6’的栅极与输入信号相连，源极与P8’的源极相连并连接电源Vdd；P7’的栅极与输入信号相连，源极与P8’的漏极相连；P8’的栅极与输入信号ɑ相连。P9’的漏极与N5’和N6’的源极相连并与P11’的漏极和反相器的输入端相连，P9’的栅极与输入信号b相连；P9’的源极与P10’的漏极相连；P10’的栅极与输入信号相连，源极与P12’的源极相连并连接电源Vdd；P1...
【技术特征摘要】
1.一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元，其特征在于，包括一个随机延迟的单轨转双轨电路和一个双轨掩蔽门电路，所述单轨转双轨电路产生随机延迟的信号作为双轨掩蔽门电路的输入值，所述双轨掩蔽门电路包括第一单轨掩蔽门电路和第二单轨掩蔽门电路。
2.根据权利要求1所述的一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元，其特征在于，所述单轨转双轨电路包括反相器not1、反相器not2、或非门nor1、或非门nor2、多路选择器mux1、多路选择器mux2以及arbiter puf，输入信号a和或非门nor1的输入端x1相连，并与反相器not1的输入端相连；反相器not1的输出端和或非门nor2的输入端x2相连；输入信号en连接反相器not2的输入端，反相器not2的输出端同时连接或非门nor1的输入端y1和或非门nor2的输入端y2；或非门nor1的输出端有两种连接路径，分别连接多路选择器mux1的0号输入端和1号输入端，其中1号输入端为延时路径；或非门nor2的输出端有两种连接路径，分别连接多路选择器mux2的0号输入端和1号输入端，其中1号输入端为延时路径；多路选择器mux1的a1端口和多路选择器mux2的a2端口均连接至arbiter puf的输出端f，多路选择器mux1的输出端f1连接至输出信号多路选择器mux2的输出端f2连接至输出信号ɑ。
3.根据权利要求2所述的一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元，其特征在于，所述第一单轨掩蔽门电路包括25个pmos管和13个nmos管，pmos管分别记为p1、p2、p3、p4、p5、p6、p7、p8、p9、p10、p11、p12、p1’、p2’、p3’、p4’、p5’、p6’、p7’、p8’、p9’、p10’、p11’、p12’、p13’，nmos管分别记为n1、n2、n3、n4、n5、n6、n7、n1’、n2’、n3’、n4’、n5’、n6’。
4.根据权利要求3所述的一种基于随机延迟的双轨预充电抗功耗攻击cmos门电路单元，其特征在于，p1的漏极与n1和n2的源极相连并与p3和n5的漏极相连，p1的栅极与输入信号ɑ相连，p1的源极与p2的漏极相连；p2的栅极与输入信号相连，源极与p4的源极相连并连接电源vdd；p3的栅极与输入信号相连，源极与p4的漏极相连；p4的栅极与输入信号ɑ相连；p5的漏极与n3和n4的源极相连并与p7和n6的漏极相连，p5的栅极与输入信号ɑ相连，p5的源极与p6的漏极相连；p6的栅极与输入信号相连，源极与p8的源极相连并连接电源vdd；p7的栅极与输入信号相连，源极与p8的漏极相连；p8的栅极与输入信号ɑ相连；p9的漏极与n5和n6的源极相连并与p1...
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