【技术实现步骤摘要】
本专利技术属于半导体忆阻器技术和集成与控制电路技术，更具体地，涉及一种动态可重构的忆阻器阵列及其制备方法。
技术介绍
1、随着物联网、大数据、云计算的快速发展，信息化智能化的浪潮席卷全球。人工神经网络，存算一体化，人工智能等领域的研究与应用也越来越深入。忆阻器由于其独特的电学性质，是全硬件实现人工智能神经网络系统的重要电学器件。而在全硬件人工神经网络系统中，忆阻器阵列负责缩放映射人工突触权重，执行矢量矩阵乘法运算(vector matrixmultiplication,vmm)等大量基础的神经形态计算。因此，不同的人工神经网络结构，不同的神经计算功能通常都要求不同的忆阻器阵列实现不同的结构。而传统的静态忆阻器阵列，往往在同一片基底上制备和连接所有忆阻器器件，所以在静态忆阻器阵列制备完成后，阵列结构将无法再改变。若在同一个系统中有其他结构的忆阻器阵列需求或在测试中发现原有忆阻器器件不满足当前要求，则原有的忆阻器阵列将无法适用，必须重新制备新的器件和规划新的阵列结构。
技术实现思路
1、本专利技术的目的在于提出一种动态可重构的忆阻器阵列，本专利技术忆阻器阵列包括相互独立的忆阻器器件和外围电路，任意一个所述忆阻器器件用于选择性连接到所述外围电路上，通过对外围电路连接模式的选择，使得所述忆阻器阵列的结构发生动态改变。本专利技术中的忆阻器阵列可以在无需重新制备新忆阻器器件的情况下，改变忆阻器阵列的结构，以适应不同的神经形态计算要求，已解决现有技术中静态忆阻器阵列制备完成后阵列结构将无法再改变
2、根据本专利技术第一方面，提供了一种动态可重构的忆阻器阵列，所述忆阻器阵列包括相互独立的忆阻器器件和外围电路，任意一个所述忆阻器器件从上到下为顶电极、阻变层和底电极，任意一个所述忆阻器器件的顶电极和底电极用于连接到芯片载体上，所述芯片载体的引脚通过多路开关选择性地连接到所述外围电路上，所述芯片载体能通过切换与外围电路不同连接方式，从而使得所述忆阻器阵列的结构发生动态改变。
3、优选地，所述忆阻器阵列的结构为阵列的行数、阵列的列数、阵列点的相对位置或者阵列的阵列点上是否串联电学元件。
4、优选地，当所述忆阻器阵列包括4个忆阻器器件时，所述忆阻器阵列为4×1忆阻器阵列或者为2×2忆阻器阵列。
5、优选地，当所述忆阻器阵列包括9个忆阻器器件时，所述忆阻器阵列为9×1忆阻器阵列或者为3×3忆阻器阵列。
6、优选地，当所述忆阻器阵列包括12个忆阻器器件时，所述忆阻器阵列为3×4忆阻器阵列或者为2×6忆阻器阵列。
7、优选地，所述电学元件为晶体管、选择器或二极管。
8、根据本专利技术另一方面，提供了任意一项动态可重构的忆阻器阵列的制备方法，包括以下步骤：
9、(1)在基底上制备相互独立的若干个忆阻器器件，并封装到芯片载体上，各个所述忆阻器器件的顶电极和底电极分别连接到芯片载体上；
10、(2)将步骤(1)中的芯片载体的引脚通过多路开关选择性地连接到外围电路上；根据所述外围电路与芯片载体的不同的连接方式，将若干个忆阻器器件连接起来，以构建不同结构的忆阻器阵列。
11、优选地，步骤(1)中，所述忆阻器器件具有crossbar架构。
12、优选地，步骤(2)中，所述外围电路为印刷电路板。
13、优选地，步骤(2)中，所述芯片载体与所述外围电路的连接方式为金丝球焊、芯片贴装或导电银胶连接。
14、总而言之，通过本专利技术所构思的以上技术方案与现有技术相比，至少能够取得下列有益效果：
15、(1)本专利技术所提出的一种动态可重构的忆阻器阵列，由忆阻器器件和外围电路两部分组成，可以在不重新制备新的忆阻器器件的情况下，仅通过切换外围电路模式，在固定忆阻器数量下实现不同忆阻器阵列结构，或在少量忆阻器器件损坏的情况下，更方便地实现阵列点替换，从而可以有效地适应多种神经形态计算要求和不同的人工神经网络模型，提高忆阻器阵列对忆阻器不理想特性的兼容性。对全硬件人工神经网络的实现和相关测试有较大意义。
16、(2)本专利技术提供了一种动态可重构的忆阻器阵列。相比于传统静态忆阻器阵列，此种阵列拥有动态可重构性，可以在制备完成后，通过切换外围电路连线模式，改变阵列的结构。
17、(3)本专利技术提供的忆阻器阵列可以在制备有限的忆阻器器件数量的情况下，最大程度地测试其能组成的不同忆阻器阵列结构的功能，可以使用在不同人工神经网络模型下的不同的vmm运算，从而决定着未来大规模忆阻器阵列集成的结构设计的方向。这使得阵列能拥有适应不同的运算要求的灵活性，而且对更加复杂的人工神经网络阵列的设计阶段具有积极作用。
18、(4)传统的忆阻器阵列，在单个器件损坏后，整个阵列都将失去功能。但本专利技术提供的忆阻器阵列，即使发生少量器件失效，也可以方便地配合外围电路连接其他良好的未损坏的器件，从而提高整体阵列的使用年限和兼容性。
19、(5)本专利技术提供的忆阻器阵列可以将制备好的忆阻器器件进行测试筛选过后，再选择合适的器件连接到外围电路中。从而一定程度上兼容了器件的不理想特性，提升神经形态计算的准确率。
20、(6)本专利技术提供的忆阻器阵列允许在每个阵列点上外接不同功能的电子元器件。从而使忆阻器阵列能具有例如：抑制漏电流，阈值激发，缩放映射等更加丰富的功能，使得对阵列的调控能力更加丰富。
21、(7)本专利技术提供的忆阻器阵列实现方法适用于多种材料制备出的忆阻器器件，具有很强的普适性。
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1.一种动态可重构的忆阻器阵列，其特征在于，所述忆阻器阵列包括相互独立的忆阻器器件和外围电路，任意一个所述忆阻器器件从上到下为顶电极、阻变层和底电极，任意一个所述忆阻器器件的顶电极和底电极用于连接到芯片载体上，所述芯片载体的引脚通过多路开关选择性地连接到所述外围电路上，所述芯片载体能通过切换与外围电路不同连接方式，从而使得所述忆阻器阵列的结构发生动态改变。
2.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，所述忆阻器阵列的结构为阵列的行数、阵列的列数、阵列点的相对位置或者阵列的阵列点上是否串联电学元件。
3.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，当所述忆阻器阵列包括4个忆阻器器件时，所述忆阻器阵列为4×1忆阻器阵列或者为2×2忆阻器阵列。
4.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，当所述忆阻器阵列包括9个忆阻器器件时，所述忆阻器阵列为9×1忆阻器阵列或者为3×3忆阻器阵列。
5.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，当所述忆阻器阵列包括12个忆阻器器件时，所述忆阻器阵列为3×4
6.如权利要求2所述的动态可重构的忆阻器阵列，其特征在于，所述电学元件为晶体管、选择器或二极管。
7.如权利要求1-6任意一项动态可重构的忆阻器阵列的制备方法，其特征在于，包括以下步骤：
8.如权利要求7所述的制备方法，其特征在于，步骤(1)中，所述忆阻器器件具有Crossbar架构。
9.如权利要求7所述的制备方法，其特征在于，步骤(2)中，所述外围电路为印刷电路板。
10.如权利要求7所述的制备方法，其特征在于，步骤(2)中，所述芯片载体与所述外围电路的连接方式为金丝球焊、芯片贴装或导电银胶连接。
...【技术特征摘要】
1.一种动态可重构的忆阻器阵列，其特征在于，所述忆阻器阵列包括相互独立的忆阻器器件和外围电路，任意一个所述忆阻器器件从上到下为顶电极、阻变层和底电极，任意一个所述忆阻器器件的顶电极和底电极用于连接到芯片载体上，所述芯片载体的引脚通过多路开关选择性地连接到所述外围电路上，所述芯片载体能通过切换与外围电路不同连接方式，从而使得所述忆阻器阵列的结构发生动态改变。
2.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，所述忆阻器阵列的结构为阵列的行数、阵列的列数、阵列点的相对位置或者阵列的阵列点上是否串联电学元件。
3.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，当所述忆阻器阵列包括4个忆阻器器件时，所述忆阻器阵列为4×1忆阻器阵列或者为2×2忆阻器阵列。
4.如权利要求1所述的动态可重构的忆阻器阵列，其特征在于，当所述忆阻器阵列包括9个忆阻器器...
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