【技术实现步骤摘要】
本专利技术实施例涉及集成电路设计领域，尤其涉及一种移位寄存装置。
技术介绍
1、在集成电路设计领域，目前大部分移位寄存器的设计都采用基于各类触发器结构的设计理念：单个触发器存储一位二进制数据，通过将触发器的输出连接到下一个触发器的输入，可以形成串行移位。
2、目前常见的移位寄存器的设计通常采用多个d触发器构成，这种基于d触发器的移位寄存器的结构相对简单，易于实现。但是一个d触发器由两个d锁存器构成，而实现一个d锁存器需要4个与非门电路单元，一个与非门电路使用4个晶体管资源。因此实现一个d触发器的基本单元需要32个晶体管。经估算，基于d触发器的方案实现8比特(bit)移位寄存器大约需要至少256个晶体管资源，需要消耗较多的硬件资源，难以在资源有限的硬件平台实现。
技术实现思路
1、基于现有技术的上述情况，本专利技术实施例的目的在于提供一种移位寄存装置，针对现有技术的问题，提供了一种资源消耗更低的移位寄存装置。
2、为达到上述目的，根据本专利技术的一个方面，提供了一种移位寄存装置，所述移位寄存装置包括串行输入端、移位脉冲输入端和第一输出端；
3、所述移位寄存装置包括移位寄存单元；所述移位寄存单元耦合所述串行输入端、移位脉冲输入端和第一输出端；所述移位寄存单元被配置为响应于所述移位脉冲输入端的时钟信号对所述串行输入端的输入信号进行移位操作；
4、所述移位寄存单元包括第一移位电路和第二移位电路；所述第一移位电路包括第一锁存电路和第一驱动电路，
5、进一步的，所述移位寄存装置包括多个移位寄存单元，所述多个移位寄存单元的个数与所述移位寄存装置的最大移位位数相同；
6、所述多个移位寄存单元依次串联连接，前一个所述移位寄存单元的输出端连接后一个所述移位寄存单元的输入端，第一个所述移位寄存单元的输入端耦合所述串行输入端，最后一个所述移位寄存单元的输出端耦合所述第一输出端。
7、进一步的，每个所述移位寄存单元的输出端构成所述移位寄存装置的并行输出端，所述并行输出端对所述串行输入端的输入信号并行移位输出。
8、进一步的，所述时钟信号包括第一电平信号和第二电平信号；所述第一电平信号和第二电平信号的电平不同；
9、所述时钟信号为第一电平信号时，所述移位寄存单元从所述移位寄存单元的输入端读入信号；所述时钟信号为第二电平信号时，所述移位寄存单元从所述移位寄存单元的输出端输出信号。
10、进一步的，所述第一电平信号和第二电平信号构成一个周期的时钟信号；
11、每个周期所述时钟信号为第二电平信号时，
12、所述并行输出端的输出信号的最低位与同周期内的所述输入信号相同，并在下一个周期依次向相邻高位移位。
13、进一步的，所述第一驱动电路响应于控制端的第一电平信号，控制所述第一驱动电路的输出端和输入端导通；所述第二驱动电路响应于控制端的第二电平信号，控制所述第二驱动电路的输出端和输入端导通。
14、进一步的，所述第一驱动电路的输出端和输入端导通时，所述第一锁存电路的输入输出端读取所述第一驱动电路的输入端信号；
15、所述第二驱动电路的输出端和输入端导通时，所述第二锁存电路的输入输出端读取所述第二驱动电路的输入端信号。
16、进一步的，所述第一锁存电路和所述第二锁存电路为双反相器结构；
17、所述双反相器结构包括第一反相器和第二反相器；
18、所述第一反相器的输入端连接所述第二反相器的输出端，所述第二反相器的输入端连接所述第一反相器的输出端；所述第一反相器的输入端为所述第一锁存电路的输入输出端或所述第二锁存电路的输入输出端。
19、进一步的，所述第一驱动电路和所述第二驱动电路中的至少一个为三态门结构；
20、所述三态门结构包括第三反相器和三态门电路；
21、所述第三反相器的输出端连接所述三态门电路的输入端，所述第三反相器的输入端为所述第一驱动电路的输入端或所述第二驱动电路的输入端，所述三态门电路的输出端为所述第一驱动电路的输出端或所述第二驱动电路的输出端，所述三态门电路的第一控制端口为所述第一驱动电路的控制端，所述三态门电路的第二控制端口为所述第二驱动电路的控制端。
22、进一步的，所述第一驱动电路和所述第二驱动电路中的至少一个为第一传输门结构；
23、所述第一传输门结构包括源极跟随器和传输门电路；
24、所述源极跟随器的输出端连接所述传输门电路的输入端；所述源极跟随器的输入端为所述第一驱动电路的输入端或所述第二驱动电路的输入端，所述传输门电路的输出端为所述第一驱动电路的输出端或所述第二驱动电路的输出端，所述传输门电路的第一控制端口为所述第一驱动电路的控制端，所述传输门电路的第二控制端口为所述第二驱动电路的控制端。
25、进一步的，所述第一驱动电路和所述第二驱动电路中的至少一个为第二传输门结构；
26、所述第二传输门结构包括第四反相器、第五反相器和传输门电路；
27、所述第四反相器的输出端连接所述第五反相器的输入端，所述第五反相器的输出端连接所述传输门电路的输入端，所述第四反相器的输入端为所述第一驱动电路的输入端或所述第二驱动电路的输入端，所述传输门电路的输出端为所述第一驱动电路的输出端或所述第二驱动电路的输出端，所述传输门电路的第一控制端口为所述第一驱动电路的控制端，所述传输门电路的第二控制端口为所述第二驱动电路的控制端。
28、综上所述，本专利技术实施例提供了一种移位寄存装置，包括串行输入端、移位脉冲输入端和第一输出端；该移位寄存装置包括移位寄存单元；移位寄存单元耦合所述串行输入端、移位脉冲输入端和第一输出端；所述移位寄存单元被配置为响应于所述移位脉冲输入端的时钟信号对所述串行输入端的输入信号进行移位操作。本专利技术实施例提供的移位寄存装置，基于其中的移位寄存单元设置实现可变位数的移位寄存装置，并且通过移位寄存单元的结构设计，相比于现有技术，能够用更少的硬件资源实现对数据的移位操作，从而解决了在资源有限的硬件平台使用移位寄存器时硬件资源紧张的问题。
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1.一种移位寄存装置，其特征在于，所述移位寄存装置包括串行输入端、移位脉冲输入端和第一输出端；
2.根据权利要求1所述的装置，其特征在于，所述移位寄存装置包括多个移位寄存单元，所述多个移位寄存单元的个数与所述移位寄存装置的最大移位位数相同；
3.根据权利要求2所述的装置，其特征在于，每个所述移位寄存单元的输出端构成所述移位寄存装置的并行输出端，所述并行输出端对所述串行输入端的输入信号并行移位输出。
4.根据权利要求1-3中任意一项所述的装置，其特征在于，所述时钟信号包括第一电平信号和第二电平信号；所述第一电平信号和第二电平信号的电平不同；
5.根据权利要求4所述的装置，其特征在于，所述第一电平信号和第二电平信号构成一个周期的时钟信号；
6.根据权利要求5所述的装置，其特征在于，所述第一驱动电路响应于控制端的第一电平信号，控制所述第一驱动电路的输出端和输入端导通；所述第二驱动电路响应于控制端的第二电平信号，控制所述第二驱动电路的输出端和输入端导通。
7.根据权利要6所述的装置，其特征在于，所述第一驱动电路的输出
8.根据权利要求1-3中任意一项所述的装置，其特征在于，所述第一锁存电路和所述第二锁存电路为双反相器结构；
9.根据权利要求1-6中任意一项所述的装置，其特征在于，所述第一驱动电路和所述第二驱动电路中的至少一个为三态门结构；
10.根据权利要求1-6中任意一项所述的装置，其特征在于，所述第一驱动电路和所述第二驱动电路中的至少一个为第一传输门结构；
11.根据权利要求1-6中任意一项所述的装置，其特征在于，所述第一驱动电路和所述第二驱动电路中的至少一个为第二传输门结构；
...【技术特征摘要】
1.一种移位寄存装置，其特征在于，所述移位寄存装置包括串行输入端、移位脉冲输入端和第一输出端；
2.根据权利要求1所述的装置，其特征在于，所述移位寄存装置包括多个移位寄存单元，所述多个移位寄存单元的个数与所述移位寄存装置的最大移位位数相同；
3.根据权利要求2所述的装置，其特征在于，每个所述移位寄存单元的输出端构成所述移位寄存装置的并行输出端，所述并行输出端对所述串行输入端的输入信号并行移位输出。
4.根据权利要求1-3中任意一项所述的装置，其特征在于，所述时钟信号包括第一电平信号和第二电平信号；所述第一电平信号和第二电平信号的电平不同；
5.根据权利要求4所述的装置，其特征在于，所述第一电平信号和第二电平信号构成一个周期的时钟信号；
6.根据权利要求5所述的装置，其特征在于，所述第一驱动电路响应于控制端的第一电平信号，控制所述...
【专利技术属性】
技术研发人员：张翠婷，
申请(专利权)人：北京中科格励微科技有限公司，
类型：发明
国别省市：
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