【技术实现步骤摘要】
本专利技术属于集成电路，特别涉及一种基于芯粒系统内fpga的ddr3自测试电路及其方法。
技术介绍
1、随着半导体技术的进步，集成电路产业的市场规模不断扩大，存储类芯片在市场上的地位也越来越高。随着晶体管尺寸的不断缩小、电路结构复杂度的增加，存储类芯片在制造过程中更容易产生诸多故障，例如，固定故障、桥接故障、传输故障、耦合故障以及地址故障等。因此，以ddrsdram为代表的存储类芯片的测试方法就成为了一个重要的课题。
2、对于芯粒系统中ddr sdram与外部相连的i/o管脚很少，ddr sdram的测试就变得更加困难。然而采用传统的扫描方式测试ddr sdram，存在难度和复杂度相对过高而且常见故障覆盖不高的问题。因此，需要设计一种能提高灵活性且故障覆盖率高的ddr3自测试电路。
技术实现思路
1、本专利技术的目的在于克服现有技术的上述不足，本专利技术提供一种基于芯粒系统内fpga的ddr3自测试电路及其方法，以解决上述传统的扫描方式测试ddr sdram，存在难度和复杂度相对过高而且常见故障覆盖不高的问题。
2、为解决上述技术问题，本专利技术提供了一种基于芯粒系统内fpga的ddr3自测试电路，包括：电源模块、复位模块、时钟模块、fpga芯片、jtag下载模块、pc上位机和ddr3存储器；所述fpga芯片分别与所述电源模块、所述复位模块、所述时钟模块、所述jtag下载模块和所述ddr3存储器相连，所述pc上位机与所述jtag下载模块相连；
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4、所述bist电路包括：bist控制器、地址生成器、向量生成器、控制信号生成器、比较器和选择器mux；其中所述bist控制器与所述选择器mux之间分别连接有所述地址生成器、所述向量生成器和所述控制信号生成器，所述选择器mux分别通过io端口和控制信号与所述存储器接口生成器mig相连，所述bist控制器与所述存储器接口生成器mig之间相连，所述存储器接口生成器mig通过ddr物理接口与所述ddr3存储器相连；
5、所述bist电路接收所述pc上位机的用户端输入的算法命令完成测试算法选择，生成测试向量、地址以及控制信号，通过所述存储器接口生成器mig将所述bist电路生成的信号传送给ddr3存储器进行测试，所述存储器接口生成器mig接收ddr3存储器测试后输出数据发送给所述bist电路，所述比较器分析是否出现故障；
6、所述bist控制器上还包括分别输入的bist_on信号、bist_done信号、bist_error信号、clk信号、rst信号、switch信号和r_time信号，且所述bist_on信号同时输入至所述选择器mux。
7、优选的，所述bist控制器采用有限状态机。
8、优选的，所述地址生成器采用加法器，用于生成测试地址，完成测试算法中地址的递增、递减。
9、优选的，所述向量生成器根据测试算法提供测试所需的向量。
10、优选的，所述比较器对从所述ddr3存储器中读出的向量与所述向量生成器产生的向量进行比较，以判断ddr3存储器是否存在故障。
11、优选的，所述bist_on信号控制测试的开始，所述bist_done信号为高时表明测试完成，所述bist_error为高则表明在测试过程中出现故障，所述r_time信号用于设置读操作的次数，每重复一次读操作r_time信号值减一，直至r_time信号变为0跳转到下一个有限状态机。
12、优选的，通过所述switch信号进行自定义的测试算法的选择，所述switch信号采用二进制的switch[1:0]信号；所述测试算法包括：mscan、interconnect、march c+和checkerboard算法；即：
13、当最高位为低电平时，根据switch[1:0]信号的第二位信号判断执行mscan算法或interconnect算法；当第二位信号为低电平时执行mscan算法，反之则为interconnect算法；
14、当最高位信号为高电平时，根据switch[1:0]信号的第二位信号判断执行march c+算法或checkerboard算法，当第二位信号为低电平时执行march c+算法，反之则为checkerboard算法。
15、本专利技术还提供了一种基于芯粒系统内fpga的ddr3自测试方法，采用如上述所述的一种基于芯粒系统内fpga的ddr3自测试电路，包括如下步骤：
16、步骤一：搭建测试平台及系统初始化，首先完成硬件的电路板pcb设计后，实现硬件电路的搭建，对fpga芯片以及待测ddr3存储器进行供电，完成对fpga芯片的复位操作；
17、步骤二：测试电路加载，在pc上位机的用户端通过vivado软件将设计好的bist电路的bit流文件通过jtag下载模块端口烧录到fpga芯片中，使fpga芯片具备bist电路的功能测试的功能，通过fpga配置bist电路中的bist_on信号，来控制测试ddr3存储器的开始；
18、步骤三：输出数据采集，通过fpga芯片中的硬件分析仪ila对测试过程中需要观察的信号进行采集；
19、步骤四：结果分析，将采集到的输出结果与预期的输出结果进行比较，分析设计bist电路是否能按期望进行工作以及ddr3存储器是否存在故障。
20、本专利技术与现有技术相比，具有如下有益效果：
21、本专利技术对bist电路的控制器模块进行了改进，提出动态测试电路模块以实现内建自测试电路中对算法的选择，从而同时提高灵活性和故障覆盖率。本专利技术提供了一种新的基于fpga的ddr3自测试方法，用此方法代替常规的测试方法，可在需要更换测试算法时，所提出的测试方法不需重新设置bist电路，有效地减少了人力和配置时间从而降低测试成本。通过在bist电路中集成多种数据背景，实现多种测试算法的选择，能够解决单个算法故障覆盖率较低的问题，同时通过动态测试电路模块可以实现多种测试算法的切换，从而提高灵活性，提高测试效率，降低测试成本。
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1.一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，包括：电源模块、复位模块、时钟模块、FPGA芯片、JTAG下载模块、PC上位机和DDR3存储器；所述FPGA芯片分别与所述电源模块、所述复位模块、所述时钟模块、所述JTAG下载模块和所述DDR3存储器相连，所述PC上位机与所述JTAG下载模块相连；
2.如权利要求1所述的一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，所述BIST控制器采用有限状态机。
3.如权利要求1所述的一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，所述地址生成器采用加法器，用于生成测试地址，完成测试算法中地址的递增、递减。
4.如权利要求1所述的一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，所述向量生成器根据测试算法提供测试所需的向量。
5.如权利要求1所述的一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，所述比较器对从所述DDR3存储器中读出的向量与所述向量生成器产生的向量进行比较，以判断DDR3存储器是否存在故障。
6.如权利要求
7.如权利要求1所述的一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，通过所述Switch信号进行自定义的测试算法的选择，所述Switch信号采用二进制的Switch[1:0]信号；所述测试算法包括：MSCAN、Interconnect、March C+和Checkerboard算法；即：
8.一种基于芯粒系统内FPGA的DDR3自测试方法，采用如权利要求1～7任一项所述的一种基于芯粒系统内FPGA的DDR3自测试电路，其特征在于，包括如下步骤：
...【技术特征摘要】
1.一种基于芯粒系统内fpga的ddr3自测试电路，其特征在于，包括：电源模块、复位模块、时钟模块、fpga芯片、jtag下载模块、pc上位机和ddr3存储器；所述fpga芯片分别与所述电源模块、所述复位模块、所述时钟模块、所述jtag下载模块和所述ddr3存储器相连，所述pc上位机与所述jtag下载模块相连；
2.如权利要求1所述的一种基于芯粒系统内fpga的ddr3自测试电路，其特征在于，所述bist控制器采用有限状态机。
3.如权利要求1所述的一种基于芯粒系统内fpga的ddr3自测试电路，其特征在于，所述地址生成器采用加法器，用于生成测试地址，完成测试算法中地址的递增、递减。
4.如权利要求1所述的一种基于芯粒系统内fpga的ddr3自测试电路，其特征在于，所述向量生成器根据测试算法提供测试所需的向量。
5.如权利要求1所述的一种基于芯粒系统内fpga的ddr3自测试电路，其特征在于，所述比较器对从所述ddr3存储器中读出的向量与所述向量生成器产生的向量进行比较，以判断ddr3存储器是否存在故障。
<...【专利技术属性】
技术研发人员：葛云侠，宋国栋，陈龙，寿开元，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：
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