【技术实现步骤摘要】
本申请涉及总线接口时序处理领域，特别是一种用于异常时序处理的音频数据传输总线接口。
技术介绍
1、hda(high definition audio)是由intel发布用来支持pc环境下传输高质量语音的接口协议，codec是支持该协议用来将语音转化为数据流，或者将数据流转化为声音的一些特定芯片。
2、其总线接口信号及时序如图1所示，bclk为总线时钟，一般频率为6m、12m、24m；sync为帧同步信号，固定为48k；sdo为输入数据信号；sdi为发送数据信号；rstn为总线复位信号。codec通过此总线接口，收发音频数据。
3、codec基于sync与bclk之间的倍频关系实现上述接口，采用计数器检测倍频关系是否满足，如果不满足则产生复位，重新建立link和初始化。设置的周期计数器cnt，用于标记当前时钟bclk与sync的对应关系。实现结构如图2所示。
4、图2所述实现结构对于图3中sync与bclk倍频比正常的case1时序能够正确收发数据，而对于由于esd（electrostatic discharge，即静电放电干扰）等干扰导致1个sync周期内缺少1个或多个bclk周期的case2时序、多1个bclk或多个bclk周期的case3时序则判断为异常时序，触发复位及总线初始化请求。
5、在实际电路中，由于esd等干扰导致出现case2、case3情形的异常时序，其只影响1帧或多帧数据的传输，干扰消失后，总线继续正常收发数据即可。上述复位处理方式会导致音频数据传输出现长时间中
技术实现思路
1、鉴于所述问题，提出了本申请以便提供克服所述问题或者至少部分的解决所述问题的一种用于异常时序处理的音频数据传输总线接口，所述数据传输总线接口包括总线时钟模块、同步信号模块、异常检测模块、数据接收模块和数据发送模块，所述总线时钟模块、所述异常检测模块、所述数据接收模块和所述数据发送模块分别与所述同步信号模块信号连接；
2、所述总线时钟模块用于在每个帧同步周期提供固定数量的总线时钟；
3、所述同步信号模块用于发送帧同步信号，并将指定数量的帧同步周期的实际总线时钟个数与总线时钟标准数值之间的误差累加，生成误差累加值，并依据所述误差累加值来调整容错值，生成容错调整值；
4、所述异常检测模块用于依据所述实际总线时钟个数和所述容错调整值生成所述总线时钟模块的总线传输情况；其中，所述总线传输情况包括正常传输和异常传输；
5、所述数据接收模块用于当为异常传输时，则依据所述总线传输情况调整控制参数以及确定数据接收逻辑，并依据所述数据接收逻辑进行数据接收；
6、所述数据发送模块用于当为异常传输时，则依据所述总线传输情况确定数据发送逻辑，并依据所述数据发送逻辑进行数据发送。
7、进一步地，所述总线时钟模块包括用于检测时钟是否停止的时钟检测器。
8、进一步地，所述同步信号模块包括计数单元、计算单元和调节单元；
9、所述计数单元用于计算帧周期个数和同步周期的实际总线时钟个数；
10、所述计算单元用于依据所述帧同步周期的实际总线时钟个数和所述总线时钟标准数值确定对应帧同步周期的误差，并将指定数量的帧同步周期的误差累加，生成所述误差累加值；
11、所述调节单元依据所述误差累加值生成所述容错调整值。
12、进一步地，所述计数单元包括帧计数器和帧周期计数器；
13、所述帧计数器用于寄存帧个数参数和计算所述帧周期个数，所述帧周期计数器用于计算帧同步周期内的所述实际总线时钟个数。
14、进一步地，所述计算单元包括误差累加器，所述误差累加器用于将指定数量的帧同步周期的实际总线时钟个数与所述总线时钟标准数值的差值进行累加，当所述帧周期个数与帧个数参数相等时，则进行新一轮的累加。
15、进一步地，所述调节单元包括参数寄存器和容错调整子单元；
16、所述参数寄存器用于寄存门限参数和步进参数；
17、所述容错调整子单元用于依据所述步进参数、所述门限参数和所述误差累加值生成所述容错调整值。
18、进一步地，所述容错调整子单元包括容错寄存器和第一比较器；
19、所述容错寄存器用于寄存初始容错值；
20、所述第一比较器用于将所述误差累加值和所述门限参数进行比较，生成第一比较结果，并依据所述第一比较结果和所述步进参数对所述初始容错值进行调整，生成所述容错调整值。
21、进一步地，所述异常检测模块包括第二比较器、检测单元和信号生成单元；
22、所述第二比较器用于依据所述帧同步周期的实际总线时钟个数和所述容错调整值生成计算结果，并依据所述计算结果与所述总线时钟标准数值进行比较，生成第二比较结果；
23、所述检测单元用于依据所述第二比较结果确定当前帧总线传输情况；
24、所述信号生成单元用于当为异常传输时，则生成控制信号。
25、进一步地，所述数据接收模块包括参数控制单元和接收逻辑单元；
26、所述参数控制单元用于当为异常传输时，则依据所述控制信号调整所述控制参数；
27、所述接收逻辑单元用于依据所述总线传输情况确定所述数据接收逻辑，并依据所述数据接收逻辑进行数据接收。
28、进一步地，所述数据发送模块包括反馈单元和发送逻辑单元；
29、所述反馈单元用于当为异常传输时，则依据总线传输情况确定反馈信息；
30、所述发送逻辑单元用于当为异常传输时，则依据所述反馈信息确定所述数据发送逻辑，并依据所述数据发送逻辑进行数据发送。
31、本申请具有以下优点：
32、在本申请的实施例中，相对于现有技术中的“复位处理方式会导致音频数据传输出现长时间中断，处理代价过大”的技术问题，本申请提供了带自调节功能的接口容错性设计结构的解决方案，具体为：所述总线时钟模块用于在每个帧同步周期提供固定数量的总线时钟；所述同步信号模块用于发送帧同步信号，并将指定数量的帧同步周期的实际总线时钟个数与总线时钟标准数值之间的误差累加，生成误差累加值，并依据所述误差累加值来调整容错值，生成容错调整值；所述异常检测模块用于依据所述实际总线时钟个数和所述容错调整值生成所述总线时钟模块的总线传输情况；其中，所述总线传输情况包括正常传输和异常传输；所述数据接收模块用于当为异常传输时，则依据所述总线传输情况调整控制参数以及确定数据接收逻辑，并依据所述数据接收逻辑进行数据接收；所述数据发送模块用于当为异常传输时，则依据所述总线传输情况确定数据发送逻辑，并依据所述数据发送逻辑进行数据发送。通过对时钟异常程度的不同加以区分，以减小异常时序对数据传输的影响。本专利技术所提出的用于时序异常处理的音频数据传输总线接口，能够有效增加总线对异常干扰的容错性能，降低传输中断的几率，提高音频数据传输的连续性。
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1.一种用于异常时序处理的音频数据传输总线接口，其特征在于，所述数据传输总线接口包括总线时钟模块、同步信号模块、异常检测模块、数据接收模块和数据发送模块，所述总线时钟模块、所述异常检测模块、所述数据接收模块和所述数据发送模块分别与所述同步信号模块信号连接；
2.根据权利要求1所述的音频数据传输总线接口，其特征在于，所述总线时钟模块包括用于检测时钟是否停止的时钟检测器。
3.根据权利要求1所述的音频数据传输总线接口，其特征在于，所述同步信号模块包括计数单元、计算单元和调节单元；
4.根据权利要求3所述的音频数据传输总线接口，其特征在于，所述计数单元包括帧计数器和帧周期计数器；
5.根据权利要求3所述的音频数据传输总线接口，其特征在于，所述计算单元包括误差累加器，所述误差累加器用于将指定数量的帧同步周期的实际总线时钟个数与所述总线时钟标准数值的差值进行累加，当所述帧周期个数与帧个数参数相等时，则进行新一轮的累加。
6.根据权利要求3所述的音频数据传输总线接口，其特征在于，所述调节单元包括参数寄存器和容错调整子单元；
<...【技术特征摘要】
1.一种用于异常时序处理的音频数据传输总线接口，其特征在于，所述数据传输总线接口包括总线时钟模块、同步信号模块、异常检测模块、数据接收模块和数据发送模块，所述总线时钟模块、所述异常检测模块、所述数据接收模块和所述数据发送模块分别与所述同步信号模块信号连接；
2.根据权利要求1所述的音频数据传输总线接口，其特征在于，所述总线时钟模块包括用于检测时钟是否停止的时钟检测器。
3.根据权利要求1所述的音频数据传输总线接口，其特征在于，所述同步信号模块包括计数单元、计算单元和调节单元；
4.根据权利要求3所述的音频数据传输总线接口，其特征在于，所述计数单元包括帧计数器和帧周期计数器；
5.根据权利要求3所述的音频数据传输总线接口，其特征在于，所述计算单元包括误差累加器，所述误差累加器用于...
【专利技术属性】
技术研发人员：高正坤，
申请(专利权)人：深圳前海深蕾半导体有限公司，
类型：发明
国别省市：
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