【技术实现步骤摘要】
本专利技术涉及半导体制造领域，特别涉及dram和3d nand中高深宽比结构的制造工艺。
技术介绍
1、在高端半导体芯片中，有许多高深宽比结构的单元。比如在目前的dram芯片中，电容单元的深宽比早就超过了30：1。而且随着单位面积存储器密度的不断增加，电容的深宽比必须不断提高来补偿电容所占(晶圆)面积的损失。尤其对于深孔结构的电容来说，需要的深宽比更高。在3d nand芯片中也同样如此，例如v-nand通道孔的深宽比已经超过了40：1.
2、当深宽比越来越高时，相关的工艺也遇到越来越大的挑战。比如薄膜沉积工艺达到理想台阶覆盖率越来越困难。原子层沉积(ald)技术的出现，在很大程度上缓解了这种困难。ald由于其表面反应的自限性特征，使其具有比其它薄膜沉积技术更优越的台阶覆盖性能。这～特点使其被半导体工业大量应用在高深宽比结构的工艺中以达到所需要的高台阶覆盖率。但随着器件密度越来越高，深宽比也越来越高，即使ald这样的能达到高台阶覆盖率的工艺也开始满足不了需要了。
3、为此，提出本专利技术。
技术实现思路
1、本专利技术的目的就是为了进一步提高薄膜沉积技术的台阶覆盖率，使高端半导体器件的质量和性能得以提高，并向下一代发展。本专利技术适用于任何一种薄膜沉积技术。
2、为了实现以上目的，本专利技术提供了以下技术方案，其包括：
3、在具有一定深宽比的结构上沉积薄膜材料，
4、获取所述薄膜材料的特性和台阶覆盖率数据，
5、
6、根据所述薄膜材料的台阶覆盖率选择ale的工艺参数使得所述ale的台阶覆盖率低于所述薄膜材料的台阶覆盖率。
7、根据以上所选择的ale反应及工艺参数对所述薄膜材料进行刻蚀。
8、因为ale的台阶覆盖率小于薄膜材料的台阶覆盖率，ale在所述结构顶部刻蚀的材料比底部多，且其顶/底部刻蚀厚度差异大于刻蚀前薄膜材料的顶/底部差异，所以ale刻蚀后剩余薄膜材料顶/底部厚度的差异减小，台阶覆盖率得到提高。
9、例如：如果在一个高深宽比的沟槽上所沉积薄膜材料的台阶覆盖率为80％。为了提高所述薄膜材料的台阶覆盖率，选择台阶覆盖率为50％的原子层刻蚀工艺条件。在刻蚀掉沟槽顶部25％厚度的材料后，剩余薄膜材料的台阶覆盖率为90％。如果所述薄膜材料有40％被刻蚀掉，所剩余薄膜材料的台阶覆盖率将达到100％。如果进一步刻蚀，所剩余薄膜材料的台阶覆盖率将大于100％。
10、如果一次ale刻蚀提高的台阶覆盖率不够，可以重复以上ale刻蚀过程。
11、因为所选择ale的工艺参数使ale的台阶覆盖率小于薄膜材料的台阶覆盖率，不断重复以上ale刻蚀会使所述薄膜材料的剩余部分的台阶覆盖率不断增加并最终大于100％。如果有些应用需要在结构底部比结构顶部沉积更多的材料，也可以采用本专利技术所提供的技术。
12、为了使以上过程能不断重复下去同时还要保持一定的薄膜厚度，可以不断进行刻蚀-沉积-刻蚀-沉积的循环。
13、综上所述，与现有技术相比，本专利技术达到了进一步提高薄膜材料台阶覆盖率的目的。尤其是对于台阶覆盖性能最好的ald技术都达不到的台阶覆盖率技术指标，本专利技术仍然可以达到超过100％的台阶覆盖率。它为半导体技术的继续向前发展提供了一种新的途径。
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1.一种半导体制造工艺中提高薄膜的台阶覆盖率的方法，其特征在于，包括：在具有一定深宽比的结构上沉积薄膜材料；用原子层刻蚀(ALE)工艺刻蚀所述薄膜材料；如果需要，重复以上步骤直至达到需要的目标台阶覆盖率。
2.根据权利要求1所述的方法，其所述结构的深宽比的适用范围为10：1到300：1。
3.根据权利要求1所述的方法，其所述沉积薄膜材料的技术没有限制，虽然它会更多的被应用于包括但不限于原子层沉积(ALD)，化学气相沉积(CVD)，物理气相沉积(PVD)，离子束沉积(IBD)，气相外延(EPI)，电子束蒸发(e-beam)，电化学沉积(electroplating)，表面氧化反应(例如通过氧化或氮化表面生成氧化物或氮化物等)，表面还原反应(例如将金属氧化物或金属氮化物还原成金属等)等技术沉积的薄膜材料。
4.根据权利要求1所述的方法，所述薄膜材料的种类包括绝缘材料，半导体材料，导电材料。该材料能被ALE刻蚀，或经过其它表面反应后能被ALE刻蚀。
5.根据权利要求1所述的方法，所述原子层刻蚀工艺包括热原子层刻蚀和等离子体原子层刻蚀。p>
6.根据权利要求1所述的方法，所述原子层刻蚀工艺的台阶覆盖率低于所述薄膜沉积工艺的台阶覆盖率。
7.根据权利要求1所述的方法，重复循环使用薄膜沉积和原子层刻蚀使薄膜材料达到目标厚度和目标台阶覆盖率。
8.根据权利要求1所述的方法，对于不同材料构成的多层薄膜结构，用不同的原子层刻蚀反应对不同材料进行刻蚀。
9.根据权利要求4所述的方法，绝缘材料包括但不限于氧化硅，氮化硅，氧化锗，氧化铪，氧化锆，氧化铝，氧化铜，氧化钛，低-k材料等。
10.根据权利要求4所述的方法，半导体材料包括但不限于硅，锗，碳化硅，氮化镓，磷化铟，砷化镓等。
11.根据权利要求4所述的方法，导电材料包括但不限于钛，氮化钛，碳化钛，硅化钛，钨，氮化钨，硅化钨，钽，氮化钽，钴等。
12.根据权利要求5所述的方法，热原子层刻蚀是没有等离子体参与刻蚀反应或制造反应物的原子层刻蚀。
13.根据权利要求5所述的方法，等离子体原子层刻蚀是有等离子体参与刻蚀反应或制造反应物的原子层刻蚀。
14.根据权利要求6所述的方法，所述原子层刻蚀工艺的台阶覆盖率比所述薄膜沉积工艺的台阶覆盖率至少低10个百分点。
...【技术特征摘要】
1.一种半导体制造工艺中提高薄膜的台阶覆盖率的方法，其特征在于，包括：在具有一定深宽比的结构上沉积薄膜材料；用原子层刻蚀(ale)工艺刻蚀所述薄膜材料；如果需要，重复以上步骤直至达到需要的目标台阶覆盖率。
2.根据权利要求1所述的方法，其所述结构的深宽比的适用范围为10：1到300：1。
3.根据权利要求1所述的方法，其所述沉积薄膜材料的技术没有限制，虽然它会更多的被应用于包括但不限于原子层沉积(ald)，化学气相沉积(cvd)，物理气相沉积(pvd)，离子束沉积(ibd)，气相外延(epi)，电子束蒸发(e-beam)，电化学沉积(electroplating)，表面氧化反应(例如通过氧化或氮化表面生成氧化物或氮化物等)，表面还原反应(例如将金属氧化物或金属氮化物还原成金属等)等技术沉积的薄膜材料。
4.根据权利要求1所述的方法，所述薄膜材料的种类包括绝缘材料，半导体材料，导电材料。该材料能被ale刻蚀，或经过其它表面反应后能被ale刻蚀。
5.根据权利要求1所述的方法，所述原子层刻蚀工艺包括热原子层刻蚀和等离子体原子层刻蚀。
6.根据权利要求1所述的方法，...
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