【技术实现步骤摘要】
技术介绍
1、闪速存储系统以电荷的形式存储信息。随时间的推移，闪速存储介质会随着编程或擦除循环的数量增加而退化，从而使闪速存储介质“泄漏”，并且将错误引入到所存储的数据中。高温也可能将错误引入到所存储的数据中。许多闪速存储系统使用低密度奇偶校验(ldpc)码以从存储在闪速存储介质上的数据中去除错误。
2、存在多种技术和/或方法以用于实现ldpc解码系统。当对ldpc编码的数据进行解码时，迭代消息传递(mp)解码是实现接近最优性能的最高效方式之一。最小和(min-sum)解码技术(一种类型的mp解码器)由于其低复杂性而具有吸引力。针对特定ldpc解码器方法(例如，迭代mp解码、最小和解码等)而被优化和/或改进特定ldpc解码器方法的性能的新的闪速存储和/或ldpc系统将是合期望的。例如，如果这种新的闪速存储和/或ldpc系统降低了功率消耗和/或解码时延，则将是合期望的。
技术实现思路
【技术保护点】
1.一种用于使用多个对数似然比(LLR)映射表来执行低密度奇偶校验(LDPC)解码的系统，包括：
2.根据权利要求1所述的系统，进一步包括闪速存储装置。
3.根据权利要求1所述的系统，进一步包括：
4.根据权利要求1所述的系统，其中闪速存储装置状态包括以下各项中的一个或多个：低信噪比(SNR)状态或高SNR状态。
5.根据权利要求1所述的系统，其中与读取数据相关联的位的第一数量严格小于与有限精度LDPC解码器相关的位的第二数量。
6.根据权利要求1所述的系统，其中选择所述多个LLR映射表中的一个包括根据与有限精度LDPC解码器相关联的解码尝试计数来前进通过与所述多个LLR映射表相关联的预定义选择序列。
7.根据权利要求1所述的系统，其中LLR映射块和有限精度LDPC解码器共同位于以下各项中的一个或多个上：相同的专用集成电路(ASIC)或相同的现场可编程门阵列(FPGA)。
8.一种用于使用多个对数似然比(LLR)映射表来执行低密度奇偶校验(LDPC)解码的系统，包括：
9.根据权利要求
10.一种用于使用多个对数似然比(LLR)映射表来执行低密度奇偶校验(LDPC)解码的系统，包括：
11.一种用于使用多个对数似然比(LLR)映射表来执行低密度奇偶校验(LDPC)解码的方法，包括：
12.根据权利要求11所述的方法，进一步包括：
13.根据权利要求11所述的方法，其中闪速存储装置状态包括以下各项中的一个或多个：低信噪比(SNR)状态或高SNR状态。
14.根据权利要求11所述的方法，其中与读取数据相关的位的第一数量严格小于与有限精度LDPC解码器相关的位的第二数量。
15.根据权利要求11所述的方法，其中选择所述多个LLR映射表中的一个包括根据与有限精度LDPC解码器相关联的解码尝试计数来前进通过与所述多个LLR映射表相关联的预定义选择序列。
16.根据权利要求11所述的方法，其中LLR映射块和有限精度LDPC解码器共同位于以下各项中的一个或多个上：相同的专用集成电路(ASIC)或相同的现场可编程门阵列(FPGA)。
17.一种用于使用多个对数似然比(LLR)映射表来执行低密度奇偶校验(LDPC)解码的方法，包括：
18.根据权利要求17所述的方法，其中：
19.一种用于使用多个对数似然比(LLR)映射表来执行低密度奇偶校验(LDPC)解码的方法，包括：
...【技术特征摘要】
1.一种用于使用多个对数似然比(llr)映射表来执行低密度奇偶校验(ldpc)解码的系统，包括：
2.根据权利要求1所述的系统，进一步包括闪速存储装置。
3.根据权利要求1所述的系统，进一步包括：
4.根据权利要求1所述的系统，其中闪速存储装置状态包括以下各项中的一个或多个：低信噪比(snr)状态或高snr状态。
5.根据权利要求1所述的系统，其中与读取数据相关联的位的第一数量严格小于与有限精度ldpc解码器相关的位的第二数量。
6.根据权利要求1所述的系统，其中选择所述多个llr映射表中的一个包括根据与有限精度ldpc解码器相关联的解码尝试计数来前进通过与所述多个llr映射表相关联的预定义选择序列。
7.根据权利要求1所述的系统，其中llr映射块和有限精度ldpc解码器共同位于以下各项中的一个或多个上：相同的专用集成电路(asic)或相同的现场可编程门阵列(fpga)。
8.一种用于使用多个对数似然比(llr)映射表来执行低密度奇偶校验(ldpc)解码的系统，包括：
9.根据权利要求8所述的系统，其中：
10.一种用于使用多个对数似然比(llr)映射表来执行低密度奇偶校验(ldpc)解码...
【专利技术属性】
技术研发人员：吴英全，
申请(专利权)人：北京特纳飞电子技术有限公司，
类型：发明
国别省市：
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