【技术实现步骤摘要】
本公开涉及半导体，尤其涉及一种内部错误检查电路和存储器。
技术介绍
1、随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（double data rate，ddr）传输的动态随机存取存储器件dram。
2、然而，随着存储器的传输速度越来越快、存储单元工艺尺寸缩小以及行锤击（rowhammer）等原因，dram存储器中存在的电荷泄漏等问题越来越严重，这可能增加存储系统数据的不稳定性和潜在的错误率。因此，需要适当的内部错误检查机制，定期对存储器进行内部错误检查并及时纠正检查到的错误，以确保数据的完整性和系统的可靠性。
技术实现思路
1、本公开实施例提供了一种内部错误检查电路和存储器。
2、第一方面，本公开实施例提供了一种内部错误检查电路，包括：时钟生成电路、内部命令生成电路、地址生成电路、控制逻辑电路和纠错电路；所述时钟生成电路，配置为，响应于自刷新使能信号，生成并输出自刷新时钟信号；所述内部命令生成电路，配置为，接收自刷新时钟信号和错误检查使能信号，在所述错误检查使能信号指示内部错误检查功能开启时对所述自刷新时钟信号进行计数，并在所述自刷新时钟信号的计数值为第一预设值时，生成并输出一个内部错误检查命令信号；所述地址生成电路，配置为，接收所述内部错误检查命令信号，并对所述内部错误检查命令信号进行计数，以生成并输出内部错误检查地址；所述控制逻辑电路，配置为，
3、在一些实施例中，所述控制逻辑电路包括多个存储阵列控制电路，所述多个存储阵列控制电路与所述多个存储阵列一一对应；每个所述存储阵列控制电路，配置为，接收所述内部错误检查命令信号和所述内部错误检查地址，响应于所述内部错误检查命令信号依次生成多组内部信号，并在对应的存储阵列处于使能状态时，根据对应的一组内部信号控制所述纠错电路对对应的存储阵列中的所述目标存储单元执行一次内部读-修改-写操作；其中，每组内部信号包括内部读信号和内部写信号。
4、在一些实施例中，所述纠错电路，配置为，根据所述内部读信号从所述目标存储单元中读取存储数据，并对所述存储数据进行检错和纠错以生成校正数据；所述纠错电路，还配置为，根据内部写信号将所述校正数据写入所述目标存储单元中。
5、在一些实施例中，所述内部命令生成电路，还配置为，在所述错误检查使能信号指示内部错误检查功能未开启时，响应于所述自刷新时钟信号上的每个脉冲，生成并输出一个内部自刷新命令信号；以及在所述错误检查使能信号指示内部错误检查功能开启且所述自刷新时钟信号的计数值不为第一预设值时，生成并输出一个内部自刷新命令信号。
6、在一些实施例中，所述控制逻辑电路，还配置为，在控制所述纠错电路依次对多个存储阵列中所述内部错误检查地址对应的目标存储单元执行一次内部读-修改-写操作后，控制对所有存储阵列执行一次自刷新操作。
7、在一些实施例中，所述地址生成电路包括列地址生成电路、第一译码电路和行地址生成电路；所述列地址生成电路，配置为接收所述内部错误检查命令信号，根据所述内部错误检查命令信号对当前存储行进行列计数，生成并输出目标列地址；所述第一译码电路，配置为对所述目标列地址进行译码，在所述目标列地址指示当前存储行的列计数完成时，生成并输出列结束信号；所述行地址生成电路，配置为接收所述列结束信号和所述内部错误检查命令信号，并根据所述列结束信号对存储阵列进行行计数，生成并输出目标行地址信号。
8、在一些实施例中，所述行地址生成电路包括：行计数电路，配置为接收所述列结束信号，并根据所述列结束信号对存储阵列进行行计数，生成并输出行计数值；行地址采样电路，配置为接收所述内部错误检查命令信号和所述行计数值，并响应于所述内部错误检查命令信号对所述行计数值进行采样，生成并输出所述目标行地址信号。
9、在一些实施例中，所述地址生成电路还包括刷新地址生成电路，配置为接收所述内部自刷新命令信号，并根据所述内部自刷新命令信号对存储阵列进行行计数，生成并输出自刷新地址；所述控制逻辑电路，还配置为，基于所述自刷新地址控制对所有存储阵列执行一次刷新操作。
10、在一些实施例中，所述列地址生成电路包括n个级联的第一触发器，n为大于或等于1的整数；第一级所述第一触发器的时钟控制端作为所述列地址生成电路的输入端，接收所述内部错误检查命令信号；每一级所述第一触发器的反相输出端与自身的数据输入端连接；除第一级所述第一触发器之外的其他所述第一触发器的时钟控制端均与前一级所述第一触发器的反相输出端连接；n个所述第一触发器的正相输出端共同输出所述目标列地址；所述第一译码电路包括第一与非门，所述第一与非门的n个输入端分别与n个所述第一触发器的正相输出端连接，所述第一与非门的输出端用于输出所述列结束信号。
11、在一些实施例中，所述行计数电路包括m个级联的第二触发器，m为大于或等于1的整数；第一级所述第二触发器的时钟控制端作为所述行计数电路的输入端，接收所述列结束信号；每一级所述第二触发器的反相输出端与自身的数据输入端连接；除第一级所述第二触发器之外的其他所述第二触发器的时钟控制端均与前一级所述第二触发器的反相输出端连接；m个所述第二触发器的正相输出端共同输出所述行计数值；所述行地址采样电路包括m个第三触发器；每一个所述第三触发器的时钟控制端均接收所述内部错误检查命令信号；m个所述第三触发器的数据输入端与m个所述第二触发器的正相输出端一一对应连接，接收所述行计数值；m个所述第三触发器的正相输出端共同输出所述目标行地址。
12、在一些实施例中，所述存储阵列控制电路包括：标识信号生成电路，配置为接收所述内部错误检查命令信号，并响应于所述内部错误检查命令信号，生成并输出处于有效电平的操作标识信号；读/写命令生成电路，配置为接收所述操作标识信号和所述内部错误检查命令信号，并响应于所述内部错误检查命令信号，在所述操作标识信号处于有效电平期间依次生成多组内部信号；所述标识信号生成电路，还配置为接收所述内部写信号，并在所述内部写信号的计数值达到第二预设值时，将所述操作标识信号设置为无效电平。
13、在一些实施例中，所述标识信号生成电路包括：命令计数电路，配置为，对所述内部写信号的反相信号进行计数，以生成并输出所述内部写信号的计数值；第二译码电路，配置为，接收所述内部写信号的计数值，并在所述内部写信号的计数值为第二预设数值时，生成并输出操作结束信号；sr触发器，配置为，接收所述内部错误检查命令信号和所述操作结束信号，并响应于所述内部错误检查命令信号，将所述操作标识信号设置为有效电平，以及在所述内部写信号的计数值达到第二预本文档来自技高网...
【技术保护点】
1.一种内部错误检查电路，包括：时钟生成电路、内部命令生成电路、地址生成电路、控制逻辑电路和纠错电路；
2.如权利要求1所述的内部错误检查电路，其中，
3.如权利要求2所述的内部错误检查电路，其中，
4.如权利要求1所述的内部错误检查电路，其中，
5.如权利要求1所述的内部错误检查电路，其中，
6.如权利要求2所述的内部错误检查电路，其中，所述地址生成电路包括列地址生成电路、第一译码电路和行地址生成电路；
7.如权利要求6所述的内部错误检查电路，其中，所述行地址生成电路包括：
8.如权利要求4所述的内部错误检查电路，其中，
9.如权利要求6所述的内部错误检查电路，其中，
10.如权利要求7所述的内部错误检查电路，其中，
11.如权利要求2所述的内部错误检查电路，其中，所述存储阵列控制电路包括：
12.如权利要求11所述的内部错误检查电路，其中，所述标识信号生成电路包括：
13.如权利要求11所述的内部错误检查电路，其中，所述读/写命令生成
14.如权利要求11所述的内部错误检查电路，其中，所述存储阵列控制电路还包括：
15.如权利要求1所述的内部错误检查电路，其中，
16.一种存储器，其特征在于，所述存储器包括如权利要求1至15任一项所述的内部错误检查电路。
...【技术特征摘要】
1.一种内部错误检查电路，包括：时钟生成电路、内部命令生成电路、地址生成电路、控制逻辑电路和纠错电路；
2.如权利要求1所述的内部错误检查电路，其中，
3.如权利要求2所述的内部错误检查电路，其中，
4.如权利要求1所述的内部错误检查电路，其中，
5.如权利要求1所述的内部错误检查电路，其中，
6.如权利要求2所述的内部错误检查电路，其中，所述地址生成电路包括列地址生成电路、第一译码电路和行地址生成电路；
7.如权利要求6所述的内部错误检查电路，其中，所述行地址生成电路包括：
8.如权利要求4所述的内部错误检查电路，其中，
9.如...
【专利技术属性】
技术研发人员：曹堪宇，高恩鹏，孙见鹏，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：
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