【技术实现步骤摘要】
本专利技术涉及集成电路，具体涉及一种加速ddr类动态存储器写入均衡训练效率的电路。
技术介绍
1、动态存储器（dynamic random access memory, dram）是一种半导体存储器，主要作用原理是利用电容内存储电荷的多寡来代表一个二进制比特（bit）是1还是0。由于在现实中晶体管会有漏电电流的现象，导致电容上所存储的电荷数量并不足以正确地判别数据，从而导致数据毁损。因此，对于dram来说，周期性地充电是一个无可避免的要件。由于这种需要定时刷新的特性，因此被称为“动态”存储器。dram与静态存储器（sram）的主要区别在于，sram只要存入数据后，即使不刷新也不会丢失记忆，而dram则需要定时刷新以维持数据的完整性。dram的存储时间较短，通常在10-100毫秒之间，但由于计算机处理速度在纳秒级别，因此对于计算机系统来说已经足够使用。dram采用动态存储单元，适用于主存储器，因为其容量大、功耗低，但需要定期刷新以维持数据完整性。
2、当前主流的动态存储器如ddr5、lpddr5等在初始化training阶段均需要通过不断调节相对时延进行相位偏差检测以达到对齐命令时钟和数据时钟的目的。在lpddr5的协议中，定义wck2ck leveling的方式是颗粒侧通过比较wck的上升沿和ck的上升沿的前后关系，在所有dq信号（双向数据端口）上通过高或低反馈给控制器端以进行相应的相位调整，最终达到上升沿对齐的目的。由于现有的反馈方式为所有dq信号同步反馈高或低，一次延时调节只能反馈一次两路时钟的相
技术实现思路
1、本专利技术的目的是提供一种加速ddr类动态存储器写入均衡训练效率的电路，该电路在颗粒端增加了多个不同的延时和采样电路，以达到控制器端基于一个延时设定，即可获得多种延时设定下的相位偏差信息。
2、一种加速ddr类动态存储器写入均衡训练效率的电路，包括：至少一个延时电路和至少一个采样电路；
3、所述延时电路位于颗粒端，用于增加命令时钟和数据时钟的延迟；
4、所述采样电路位于颗粒端，用于检测被延时电路延迟之后的命令时钟和数据时钟之间的相位关系。
5、优选地，每个所述延时电路的延迟不相等。
6、优选地，所述延时电路包括：压控电压偏置模块、延时模块和差分转单端模块；
7、所述压控电压偏置模块与所述延时模块连接，用于控制时钟的延迟时间；
8、所述延时模块与所述差分转单端模块连接，用于将延迟参考时钟信号；
9、所述差分转单端模块用于将延迟的时钟信号合并输出。
10、优选地，所述压控电压偏置模块包括：偏置模块和延时增强模块；
11、所述偏置模块与延时增强模块连接，用于对电压进行偏置；
12、所述延时增强模块用于扩展偏置模块输出的电流范围。
13、优选地，所述偏置模块包括：输出端、输入端和偏置端；
14、所述输入端包括：第一mos管、第七mos管、第八mos管和第一电阻；
15、所述第一mos管的栅极和第二mos管的栅极连接，漏极与第七mos管的漏极连接；
16、所述第七mos管的源极与第一电阻的第一端连接，栅极接控制电压；
17、所述第八mos管的源极接地；
18、所述输出端包括：第二mos管、第六mos管、第十二mos管、第十三mos管和第一电容、第二电容；
19、所述第二mos管的漏极与所述延时增强模块连接；
20、所述第六mos管的栅极与所述第二电容的第二端连接；
21、所述第十二mos管的漏极与延时增强模块连接，源极接地，栅极与所述第十三mos管的栅极连接；
22、所述第十三mos管的漏极与所述第六mos管的源极连接，源极接地；
23、所述偏置端包括：第八mos管、第九mos管、第十mos管、第十一mos管、第一电阻、第二电阻、第三电阻和第四电阻；
24、所述第八mos管的漏极与所述第一电阻的第二端和所述第二电阻的第一端连接，源极接地；
25、所述第九mos管的漏极与所述第二电阻的第二端和所述第三电阻的第一端连接，源极接地；
26、所述第十mos管的漏极与所述第三电阻的第二端和所述第四电阻的第一端连接，源极接地；
27、所述第十一mos管的漏极与所述第四电阻的第二端连接，源极接地。
28、优选地，所述延时增强模块包括：第三mos管、第四mos管、第五mos管、第一传输门和第二传输门；
29、所述第三mos管的栅极与所述第一传输门连接，源极与所述第五mos管的源极、所述第四mos管的源极连接；
30、所述第四mos管的栅极与所述第二传输门连接；
31、所述第五mos管的栅极与所述第二传输门连接
32、所述第一传输门和所述第二传输门连接。
33、优选地，所述延时模块包括：四路推挽延时单元；
34、所述推挽延时单元包括：第十四mos管、第十五mos管、第十六mos管和第十七mos管；
35、所述第十四mos管的漏极与所述第十五mos管的源极连接，栅极接vbp；
36、所述第十五mos管的栅极接输入，漏极接输出；
37、所述第十六mos管的栅极接输入，漏极接输出，源极与所述第十七mos管的漏极连接；
38、所述第十七mos管的栅极接vbn，源极接地。
39、优选地，所述采样电路包括：采样电阻，隔离电容和可变电阻；
40、所述隔离电容和所述可变电阻串联；
41、所述采样电阻与所述隔离电容和所述可变电阻并联，所述采样电阻用于采集延时电路上的时钟信号。
42、一种加速ddr类动态存储器写入均衡训练效率的电路控制方法，包括：
43、获取参考时钟信号；
44、获取延时电路上的多个延时信号；
45、根据所述参考时钟信号和多个延时信号计算命令时钟和数据时钟之间的相位关系。
46、一种电子设备，包括：处理器和存储器，所述存储器用于存储计算机程序代码，所述计算机程序代码包括计算机指令，当所述处理器执行所述计算机指令时，所述电子设备执行一种加速ddr类动态存储器写入均衡训练效率的电路控制方法。
47、本专利技术的有益效果在于：1.本专利技术在颗粒端原本的接受采样电路基础上增加多个延时和采样电路，利用控制器和颗粒有多个dq io的条件，在dq0上反馈原始的两路时钟的相位关系，在其余的dq1到dqn上分别反馈对数据时钟增加delay1到delay n延时之后的两路时钟的相位关系；2.本专利技术仅仅通过一次相位检测反馈的信息即可帮助控制器端把两路时钟的相位偏差范围缩小，显著提升了写入均衡训练的效率。
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1.一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，包括：至少一个延时电路和至少一个采样电路；
2.根据权利要求1所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，每个所述延时电路的延迟不相等。
3.根据权利要求1所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，所述延时电路包括：压控电压偏置模块、延时模块和差分转单端模块；
4.根据权利要求3所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，所述压控电压偏置模块包括：偏置模块和延时增强模块；
5.根据权利要求3所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，所述偏置模块包括：输出端、输入端和偏置端；
6.根据权利要求4所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，所述延时增强模块包括：第三MOS管、第四MOS管、第五MOS管、第一传输门和第二传输门；
7.根据权利要求3所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，所述延时模块包
8.根据权利要求1所述的一种加速DDR类动态存储器写入均衡训练效率的电路，其特征在于，所述采样电路包括：采样电阻，隔离电容和可变电阻；
9.一种加速DDR类动态存储器写入均衡训练效率的电路控制方法，其特征在于，包括：
10.一种电子设备，其特征在于，包括：处理器和存储器，所述存储器用于存储计算机程序代码，所述计算机程序代码包括计算机指令，当所述处理器执行所述计算机指令时，所述电子设备执行如权利要求9所述的一种加速DDR类动态存储器写入均衡训练效率的电路控制方法。
...【技术特征摘要】
1.一种加速ddr类动态存储器写入均衡训练效率的电路，其特征在于，包括：至少一个延时电路和至少一个采样电路；
2.根据权利要求1所述的一种加速ddr类动态存储器写入均衡训练效率的电路，其特征在于，每个所述延时电路的延迟不相等。
3.根据权利要求1所述的一种加速ddr类动态存储器写入均衡训练效率的电路，其特征在于，所述延时电路包括：压控电压偏置模块、延时模块和差分转单端模块；
4.根据权利要求3所述的一种加速ddr类动态存储器写入均衡训练效率的电路，其特征在于，所述压控电压偏置模块包括：偏置模块和延时增强模块；
5.根据权利要求3所述的一种加速ddr类动态存储器写入均衡训练效率的电路，其特征在于，所述偏置模块包括：输出端、输入端和偏置端；
6.根据权利要求4所述的一种加速ddr类动态存储器写入...
【专利技术属性】
技术研发人员：刘晨，刘德启，张秀娟，
申请(专利权)人：中茵微电子南京有限公司，
类型：发明
国别省市：
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