在集成电路中的抗攻击运算电路及集成电路的保护方法技术

技术编号：43877067 阅读：5 留言：0更新日期：2024-12-31 18:59

本申请实施例提供一种在集成电路中的抗攻击运算电路及集成电路的保护方法，其中抗攻击运算电路包括第一运算级、第二运算级和安全电路。第一运算级被配置为处理一或多个信号以产生一或多个输出信号，该第一运算级具有多个信号传播路径。第二运算级被配置为接收和处理第一运算级的输出信号。安全电路被配置为产生一个同步信号，表示第一运算级中信号的传播已完成，并且根据同步信号来阻止第二运算级在该同步信号衍生的时间间隔内处理第一运算级的输出信号。

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【技术实现步骤摘要】

本申请涉及关于集成电路(ic)的安全性领域，特别是关于抗旁道攻击运算电路。

技术介绍

1、领域导向掩膜(domain-oriented masking；dom)和实施阈值(thresholdimplementation；ti)是已知的方法，用于根据一组给定的假设，制作可以证明安全的抗旁道攻击的密码电路。

2、在《domain-oriented masking:compact masked hardware implementationswith arbitrary protection order》一文中，作者声称被动的物理攻击，如功耗分析，对嵌入式系统的安全构成严重威胁，因此需要实施相应的对策。该文由奥地利格拉茨科技大学应用讯息处理与通讯研究所(iaik)的h.gross等人于2016年发表。作者进一步展示了如何通过引入一种称为领域导向掩膜(dom)的掩膜方法，显著降低保护数字电路免受被动物理攻击的成本，并提供与实施阈值(ti)相同级别的安全性，但需要更少的芯片面积和更少的随机性。

3、美国专利申请公开号2021/0097175描述了一种使用布林掩膜保护免受旁道攻击的掩膜逻辑门，每个输入变数具有d+1个份额(shares)，其中d是表示保护顺序的整数。所述掩膜逻辑门包括第一输入，被配置为接收第一数量份额yj；第二个输入，被配置为接收第二数量份额xi，代表实现低延迟掩膜的一层闸道树的中间输出结果；以及通过使用领域导向掩膜将掩膜逻辑门的逻辑函数应用于第一输入和第二输入的份额而获得第三数量份额的输出。

4、在美国专利10,572,619中提出了另一种对抗旁道攻击的方法，该专利描述了一种逻辑元件，其中包括一个逻辑块、一个时钟产生器、一个时钟分配器和至少一个取样元件。逻辑块对输入信号执行逻辑功能以获得多个输出数据信号。输出数据信号由相应的时钟信号取样。时钟产生器从参考的时钟信号产生相位移动的时钟信号。时钟分配器将不同的相位移动的时钟信号分配给对应的输出数据信号。取样元件根据相应分配的相位移动时钟信号对输出信号进行取样。

5、美国专利8,947,123中提出了一种用于防范旁道攻击的波动动态差分逻辑(wavedynamic differential logic；wddl)方法，其中一个差分逻辑级被前一个逻辑级(例如前一个sddl级、wddl级等)预先充电或预先放电。在一个实施例中，提供了一种分波动态差分逻辑(divided wave dynamic differential logic；dwddl)，其中wddl电路可以方便地实作为双逻辑树。

技术实现思路

1、本专利技术的一个实施例在此描述中提供了一种抗攻击运算电路(attack resilientcomputation circuits；arccs)，所述电路位于ic中。arcc包括第一运算级、第二运算级和安全电路。第一运算级被配置为处理一或多个信号，以产生一或多个输出信号，所述第一运算级具有多个信号传播路径。第二运算级被配置为接收并处理第一运算级的输出信号。安全电路被配置为产生同步信号，所述同步信号表示第一运算级中信号的传播已经完成，并且阻止第二运算级在来自同步信号的时间间隔内处理第一运算级的输出信号。

2、通常，所述时间间隔短于信号的一个时钟周期。在某些实施例中，安全电路被配置为在所述时间间隔内掩膜第一运算级的输出信号，使所述输出信号无法到达第二运算级。

3、在某些实施例中，安全电路包括(i)安全门控时序电路(security gating timingcircuit；sgtc)，sgtc被配置为在第一运算级中信号的传播完成时输出同步信号；和(ii)安全门控电路(security gating circuits；sgcs)，sgc被配置为根据同步信号门控第一运算级的输出信号。在各种实施例中，sgc可以包括逻辑门、三态缓冲器或锁存器。在一个实施例中，sgtc被配置为基于第一运算级的最大传播延迟来设置输出同步信号的时间。

4、在其他实施例中，arcc更包括一个安全触发器(secure flip-flop；sff)，所述安全触发器耦接在第一运算级和第二运算级之间，被配置为(i)根据输出同步信号(os)对第一运算级的输出信号进行取样，以及(ii)向第二运算级发送输入同步信号(is)。

5、根据此处描述的一个实施例，更提供了一种保护ic的方法。所述方法包括在具有多个信号传播路径的第一运算级中处理一或多个信号，以产生一或多个输出信号，以及在第二运算级中接收和处理第一运算级的输出信号。使用安全电路产生同步信号，所述同步信号表示第一运算级中信号的传播已完成。第二运算级被禁止在从所述同步信号衍生的时间间隔内处理第一运算级的输出信号。

6、以下详细描述实施例的内容，结合图示可以更充分地理解本专利技术。

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【技术保护点】

1.一种在集成电路中的抗攻击运算电路，其特征在于，所述抗攻击运算电路包括：

2.根据权利要求1所述的抗攻击运算电路，其特征在于，所述时间间隔小于所述信号的一个时钟周期。

3.根据权利要求1所述的抗攻击运算电路，其特征在于，所述安全电路被配置为在所述时间间隔内遮蔽所述第一运算级的所述输出信号，以防止所述输出信号到达所述第二运算级。

4.根据权利要求1所述的抗攻击运算电路，其特征在于，所述安全电路包括：

5.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控电路包括一逻辑门。

6.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控电路包括一三态缓冲器。

7.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控电路包括一锁存器。

8.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控时序电路被配置为根据所述第一运算级的最大传播延迟设置输出所述同步信号的时间。

9.根据权利要求1所述的抗攻击运算电路，其特征在于，更包括一安全触发器，所述安全触发器耦接于所述

10.一种集成电路的保护方法，其特征在于，此方法包括：

11.根据权利要求10所述的集成电路的保护方法，其特征在于，所述时间间隔小于所述信号的一个时钟周期。

12.根据权利要求10所述的集成电路的保护方法，其特征在于，阻止所述第二运算级处理所述第一运算级的所述输出信号的操作包括在所述时间间隔内遮蔽所述第一运算级的所述输出信号，防止所述输出信号到达所述第二运算级。

13.根据权利要求10所述的集成电路的保护方法，其特征在于，阻止所述第二运算级处理所述第一运算级的所述输出信号的操作包括：

14.根据权利要求13所述的集成电路的保护方法，其特征在于，所述安全门控电路包括一逻辑门。

15.根据权利要求13所述的集成电路的保护方法，其特征在于，所述安全门控电路包括一三态缓冲器。

16.根据权利要求13所述的集成电路的保护方法，其特征在于，所述安全门控电路包括一锁存器。

17.根据权利要求13所述的集成电路的保护方法，其特征在于，输出所述同步信号的操作包括根据所述第一运算级的一最大传播延迟来设置输出所述同步信号的时间。

18.根据权利要求10所述的集成电路的保护方法，其特征在于，更包括通过耦接在所述第一运算级和所述第二运算级之间的一安全触发器，根据一输出同步信号对所述第一运算级的所述输出信号进行取样，并向所述第二运算级发送一输入同步信号。

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【技术特征摘要】

1.一种在集成电路中的抗攻击运算电路，其特征在于，所述抗攻击运算电路包括：

2.根据权利要求1所述的抗攻击运算电路，其特征在于，所述时间间隔小于所述信号的一个时钟周期。

4.根据权利要求1所述的抗攻击运算电路，其特征在于，所述安全电路包括：

5.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控电路包括一逻辑门。

6.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控电路包括一三态缓冲器。

7.根据权利要求4所述的抗攻击运算电路，其特征在于，所述安全门控电路包括一锁存器。

9.根据权利要求1所述的抗攻击运算电路，其特征在于，更包括一安全触发器，所述安全触发器耦接于所述第一运算级和所述第二运算级之间，所述安全触发器被配置以根据一输出同步信号对所述第一运算级的所述输出信号进行取样，并向所述第二运算级发送一输入同步信号。

10.一种集成电路的保护方法，其特征在于，...

【专利技术属性】
技术研发人员：日弗·赫诗曼，
申请(专利权)人：新唐科技股份有限公司，
类型：发明
国别省市：

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