【技术实现步骤摘要】
本公开涉及集成电路，特别是涉及一种半导体测试结构及其制备方法、测试器件。
技术介绍
1、在半导体芯片的制作过程中，在形成晶体管之后，分别采用电连接件引出晶体管的源极、漏极和栅极，利用电连接件将晶体管与其他半导体器件电连接。然而，若电连接件和晶体管之间存在电气缺陷，比如，断路缺陷，导致与晶体管相连的其他半导体器件无法正常工作。
2、为了校验电连接件和晶体管之间是否存在电气缺陷，形成引出晶体管的电连接件之后，采用电子束（e-beam，ebi）对半导体芯片进行检测，以确定电连接件是否存在断路缺陷。
3、然而，目前的检测方法检测效率低，需要对半导体芯片的整个区域逐个检测，并且常存在晶体管的电气缺陷无法检出的问题，影响产品良率，不利于半导体芯片的制程优化。
技术实现思路
1、基于此，本公开实施例提供一种半导体测试结构及其制备方法、测试器件，至少能够利用电子束检测电压对比图及时简便地检测出nmos晶体管是否存在断路缺陷。
2、以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
3、第一方面，本公开提供了一种半导体测试结构，至少用于测试对应的nmos晶体管是否存在断路缺陷，半导体测试结构包括衬底、源极测试插塞及漏极测试插塞；衬底的n阱区内包括间隔排布的至少两个p型掺杂区；相邻两个p型掺杂区之间n阱区顶面包括栅极；相邻两个p型掺杂区中，一p型掺杂区与源极测试插塞电连接，另一p型掺杂区与漏极测试插塞电连接；其中，源极测试插塞、
4、上述实施例中的半导体测试结构，通过将nmos晶体管对应的半导体测试结构，设置为n阱区内包括间隔排布的至少两个p型掺杂区，然后在相邻两个p型掺杂区之间n阱区顶面设置栅极，并设置相邻两个p型掺杂区中，一p型掺杂区与源极测试插塞电连接，另一p型掺杂区与漏极测试插塞电连接，从而利用源极测试插塞、漏极测试插塞获取电子束检测电压对比图，以根据电压对比图获取用于指示是否存在缺陷的明电压对比及/或暗电压对比，实现对nmos晶体管断路缺陷的有效检测。传统的nmos晶体管测试器件中，p阱区与用于形成源极接触区或漏极接触区的两个n型掺杂区之间，形成单向导电的pn结，阻止电子经由源极测试插塞或漏极测试插塞聚集，而不能在电子束检测电压对比图中呈现出亮点，导致经由源极测试插塞、漏极测试插塞获取的电子束检测电压对比图不能实现断路缺陷检测。本实施例中用于测试对应nmos晶体管的半导体测试结构中，当电子束打在衬底上时，可以经由源极测试插塞、漏极测试插塞获取大量的二次电子，从而能够根据源极测试插塞、漏极测试插塞获取用于反应真实断路缺陷情况的电子束检测电压对比图，解决了传统nmos晶体管不能利用电子束检测电压对比图进行准确地断路缺陷检测的技术问题。
5、在一些实施例中，栅极包括栅导电层；半导体测试结构还包括：栅极测试插塞；其中，栅导电层位于栅极测试插塞、n阱区顶面之间。相较于传统nmos晶体管中的栅极，本实施例中省去了栅介质层，设置栅极测试插塞与n阱区直接接触，避免在获取电子束检测电压对比图过程中，栅介质层阻止n阱区内电子经由栅导电层及栅极测试插塞输出。本实施例中，n阱区内电子可以直接经由栅导电层、栅极测试插塞输出，在电子束检测电压对比图中呈现亮点，因而可以有效地检测栅极测试插塞是否存在断路缺陷。
6、在一些实施例中，半导体测试结构还包括介电层，介电层覆盖衬底的n阱区的顶面及栅极；其中，栅极测试插塞沿靠近衬底的第一方向贯穿介电层并延伸至栅导电层；源极测试插塞沿第一方向贯穿介电层；漏极测试插塞沿第一方向贯穿介电层。介电层使得栅极测试插塞、源极测试插塞、漏极测试插塞之间相互绝缘，并保护栅极测试插塞、源极测试插塞及漏极测试插塞，避免外界空气中气体或杂质污染或氧化栅极测试插塞、源极测试插塞及漏极测试插塞，提高半导体测试结构的性能及可靠性。
7、在一些实施例中，半导体测试结构还包括源极接触结构、漏极接触结构，源极接触结构位于衬底、介电层之间，源极测试插塞经由其下方的源极接触结构与对应的一p型掺杂区电连接；漏极接触结构位于衬底、介电层之间，漏极测试插塞经由其下方的漏极接触结构与对应的一p型掺杂区电连接。利用源极接触结构降低源极测试插塞与其下方的p型掺杂区之间的连接阻抗，提高电连接的性能及可靠性；利用漏极接触结构降低漏极测试插塞与其下方的p型掺杂区之间的连接阻抗，提高电连接的性能及可靠性。
8、在一些实施例中，栅极还包括绝缘侧墙及保护层，绝缘侧墙位于栅导电层的外侧壁；保护层至少覆盖绝缘侧墙的裸露表面；其中，栅极测试插塞贯穿保护层并延伸至栅导电层。利用绝缘侧墙保护栅导电层的外侧壁，避免栅导电层的外侧壁与外界直接接触，利用保护层覆盖绝缘侧墙的裸露表面及栅导电层的部分顶面，避免栅导电层与外界直接接触，以保证栅导电层的可靠性及工作性能；设置栅极测试插塞贯穿保护层并延伸至栅导电层，保证栅极测试插塞与栅导电层电接触的同时，有效避免外界气体或杂质污染或氧化栅导电层。
9、在一些实施例中，栅极测试插塞的底面位于栅导电层的顶面以内，避免因栅极测试插塞的引入损坏绝缘侧墙，避免产生电流泄露通道，提高半导体测试结构的性能及可靠性。
10、在一些实施例中，栅导电层的制程工艺先于至少两个p型掺杂区的制程工艺，便于制备间隔分布的至少两个p型掺杂区，使得栅导电层正下方的n阱区与栅导电层直接接触。
11、在一些实施例中，半导体测试结构与对应的待测试nmos晶体管在相同的工艺步骤中同期制备而成。在制备待测试nmos晶体管的工艺步骤中同期制备对应的半导体测试结构，便于利用半导体测试结构获取待测试nmos晶体管的电子束检测电压对比图，从而能够利用电子束检测电压对比图及时简便地检测出nmos晶体管是否存在断路缺陷。
12、第二方面，本公开提供了一种测试器件，包括间隔分布的第一测试结构、第二测试结构；第一测试结构、第二测试结构均包括前述任一实施例中的半导体测试结构；其中，第一测试结构用于获取对应的nmos晶体管的电子束检测电压对比图；第二测试结构用于获取对应的pmos晶体管的电子束检测电压对比图，从而能够利用电子束检测电压对比图，及时简便地检测出nmos晶体管或pmos晶体管是否存在断路缺陷。
13、第三方面，本公开提供了一种半导体测试结构制备方法，用于制备前述任一实施例中的半导体测试结构，半导体测试结构制备方法包括：
14、提供衬底，衬底内包括n阱区；
15、在n阱区内衬底顶面形成栅极后，于衬底的n阱区内形成至少两个p型掺杂区，栅极位于相邻两个p型掺杂区之间；
16、于衬底上形成源极测试插塞及漏极测试插塞，源极测试插塞与其对应的一p型掺杂区电连接，漏极测试插塞与其对应的一p型掺杂区电连接，栅极位于源极测试插塞及漏极测试插塞之间。
17、本专利技术能够产生本文档来自技高网...
【技术保护点】
1.一种半导体测试结构，其特征在于，至少用于测试对应的NMOS晶体管是否存在断路缺陷，所述半导体测试结构包括衬底、源极测试插塞及漏极测试插塞；
2.根据权利要求1所述的半导体测试结构，其特征在于，所述栅极包括栅导电层；所述半导体测试结构还包括：
3.根据权利要求2所述的半导体测试结构，其特征在于，还包括：
4.根据权利要求3所述的半导体测试结构，其特征在于，还包括：
5.根据权利要求2所述的半导体测试结构，其特征在于，所述栅极还包括：
6.根据权利要求5所述的半导体测试结构，其特征在于，所述栅极测试插塞的底面位于所述栅导电层的顶面以内。
7.根据权利要求2-6任一项所述的半导体测试结构，其特征在于，所述栅导电层的制程工艺先于所述至少两个P型掺杂区的制程工艺。
8.根据权利要求1-6任一项所述的半导体测试结构，其特征在于，与对应的待测试NMOS晶体管在相同的工艺步骤中同期制备而成。
9.一种测试器件，其特征在于，包括间隔分布的第一测试结构、第二测试结构；
10.一种半导体测试
...【技术特征摘要】
1.一种半导体测试结构，其特征在于，至少用于测试对应的nmos晶体管是否存在断路缺陷，所述半导体测试结构包括衬底、源极测试插塞及漏极测试插塞；
2.根据权利要求1所述的半导体测试结构，其特征在于，所述栅极包括栅导电层；所述半导体测试结构还包括：
3.根据权利要求2所述的半导体测试结构，其特征在于，还包括：
4.根据权利要求3所述的半导体测试结构，其特征在于，还包括：
5.根据权利要求2所述的半导体测试结构，其特征在于，所述栅极还包括：
6.根据权利要求5所述的半导体测试结构，其...
【专利技术属性】
技术研发人员：王文智，张国伟，王建智，
申请(专利权)人：合肥新晶集成电路有限公司，
类型：发明
国别省市：
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