【技术实现步骤摘要】
本专利技术属于低导通电阻器件优化，具体涉及一种3300v sic dmosfet低导通电阻器件优化方法。
技术介绍
1、碳化硅(sic)是一种宽禁带半导体材料，相较于传统硅材料，sic具有更高的电场饱和漂移速度、更高的热导率和更好的高温稳定性，这些特性使得sic成为制造高性能功率半导体器件的理想选择。尤其是在电力转换、电动汽车、工业驱动和可再生能源系统中，对高电压、高效率的要求不断增加，3300v sic mosfet具有很大的应用和发展潜力。而传统硅功率器件在高电压和高频率应用中存在一些局限性，如较高的导通和开关损耗，以及对温度变化的敏感性。sic mosfet通过利用sic材料的优异性能，能够克服这些限制，提高电源系统的效率和性能
2、现有技术包括器件结构设计：标准的平面型sic mosfet包含源极、漏极、门极和漂移区。其中，源极和漏极通过高掺杂的n型区域构成，而漂移区则为低掺杂n型区域，负责承受高电压应力。门极负责调控电流在源极和漏极之间的流通，实现器件的开关作用。掺杂工艺精准化：为了增强mosfet的性能，研发人员通过精细调节jfet区的掺杂水平，以达到降低器件导通电阻和提升开关速度的目的。这通常包括对p型体区和n型有源区的精确掺杂。终端结构优化：为了增强器件的耐压性能和可靠性，技术方案中引入了多种终端结构，如场限环(flr)和结终端扩展(jte)，以减轻电场集中现象，避免器件边缘发生过早击穿。先进制造技术：得益于制造技术的发展，新一代sic mosfet能够实现更细微的特征尺寸和更高级别的集成化。这涉及到
3、现有技术的问题包括栅氧电场集中：在器件的jfet区交叉处，由于电场集中效应，可能导致栅氧层电场峰值过高，这会影响器件的可靠性和寿命。导通电阻与耐压的权衡：为了降低导通电阻，需要减小jfet区的宽度，但这可能会降低器件的耐压能力，反之亦然。这要求设计中进行精细的折中和优化。设计复杂性：为了提高器件性能，需要进行复杂的设计，如jfet区的调制掺杂、电流分散层设计等，这增加了设计的难度和复杂性。同时，sic材料的加工和制造成本相对较高，这限制了其在市场上的竞争力和应用范围。
技术实现思路
1、(1)要解决的技术问题
2、针对现有技术的不足，本专利技术的目的在于提供一种3300v sic dmosfet低导通电阻器件优化方法，该3300v sic dmosfet低导通电阻器件优化方法旨在解决现有技术下栅氧电场集中、导通电阻与耐压难以权衡，设计复杂性，sic材料的加工和制造成本相对较高的技术问题。
3、(2)技术方案
4、为了解决上述技术问题，本专利技术提供了这样一种3300v sic dmosfet低导通电阻器件优化方法，该3300v sic dmosfet低导通电阻器件优化方法包括外部参数选取、元胞尺寸设计、jfet区全局掺杂以及工艺设计，所述外部参数选取包括选择器件合适的外延厚度与掺杂浓度，仿真基于sentaurus tcad软件，采用半胞结构，用来提高仿真效率，有源区面积为1.2mm2，击穿条件判据为电流突变法，当漏端电流大于(areafactor×1×10-11)时，认定器件已经击穿，areafactor为面积因子，用来表征三维平面时器件的电流密度，外延层的参数设计在兼顾器件耐压的同时还必须考虑器件的导通电阻，因为外延层是电流导通路径的重要组成部分，对器件的导通电阻这一参数有关键的影响，通过与外延供应商联系，其3300v级器件的通用外延片参数是厚度30μm，掺杂浓度为3×1015cm-3，故仿真设计选取该外延参数。
5、进一步的，所述元胞尺寸设计包括p-body区的结深取，n+源区和p+体接触区的结深都取0.2μm，掺杂浓度为1×1019cm-3，栅氧化层厚度为50nm。
6、更进一步的，所述假设jfet区宽度为1.8μm，当p-body区掺杂浓度np由4×1017cm-3下降到2×1017cm-3时，器件击穿时p-body区内的耗尽线不断向内扩展，逐渐与n+源区接近，当np下降到1×1017cm-3时，器件在1200v时就发生穿通击穿，所以器件p-body区的掺杂浓度应至少大于1×1017cm-3，经过多次仿真，对比结果，p-body掺杂浓度为3×1017cm-3。
7、更进一步的，所述确定了器件的p-body区杂质浓度后，仿真优化器件的jfet和宽度l，经过仿真拉偏验证，器件耐压与jfet宽度l的关系器件的耐压值bv随jfet宽度l的增加而略微下降。
8、更进一步的，所述由于p-body区底部边缘存在电场集中现象，当两个相邻的p-body区靠得越近，即jfet宽度l越小，相邻p-body区之间的电荷共享现象就越明显，其对电场集中效应的缓解作用就越强，因此器件可以获得较高的击穿电压。
9、更进一步的，所述当jfet区宽度小于2.2um时，sic mosfet的导通电阻会随着jfet宽度的减小而显著增大，此时jfet区电阻对器件的总电阻贡献过多造成的，而当jfet区宽度大于2.2um时，导通电阻大小在1000mω左右，比导大小为6.3mω﹒cm2，经过比对，确定jfet区宽度为2.2um，此时栅氧化层的场强在1000v左右，保证了器件具有良好的栅氧可靠性。
10、更进一步的，所述对于3300v的高压器件来说，一方面jfet区宽度本来就比较窄；另一方面，漂移区的掺杂浓度较低而p-body区的掺杂剂量相对较高，这就导致jfet区的耗尽区宽度过宽从而又牺牲了电流在jfet区的导通路径，造成jfet区电阻过高。
11、更进一步的，所述利用增加一步jfet注入工艺，使jfet区的掺杂浓度高于漂移区以降低其导通电阻。
12、更进一步的，所述jfet区浓度越大，电流在jfet区的分布就越宽；同时，由于jfet区的掺杂浓度nd的增加了，在相同的电场条件下，jfet区也将获得更大的电流密度，jfet区浓度越大，器件的导通能力越强。
13、更进一步的，所述jfet区浓度的增加中除了需要电阻尽可能低以外，器件的耐压首先不能被削弱，器件的耐压会随着jfet区浓度的增加而略微下降，经过多次仿真拉偏调制，最终确定jfet区掺杂浓度为1e17cm-3。
14、(3)有益效果
15、与现有技术相比，本专利技术的有益效果在于：
16、本专利技术提供一种能够在高电压环境下保持低导通电本文档来自技高网...
【技术保护点】
1.一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，该3300V SiCDMOSFET低导通电阻器件优化方法包括外部参数选取、元胞尺寸设计、JFET区全局掺杂以及工艺设计，所述外部参数选取包括选择器件合适的外延厚度与掺杂浓度，仿真基于Sentaurus TCAD软件，采用半胞结构，用来提高仿真效率，有源区面积为1.2mm2，击穿条件判据为电流突变法，当漏端电流大于(Areafactor×1×10-11)时，认定器件已经击穿，areafactor为面积因子，用来表征三维平面时器件的电流密度，外延层的参数设计在兼顾器件耐压的同时还必须考虑器件的导通电阻，因为外延层是电流导通路径的重要组成部分，对器件的导通电阻这一参数有关键的影响，通过与外延供应商联系，其3300V级器件的通用外延片参数是厚度30μm，掺杂浓度为3×1015cm-3，故仿真设计选取该外延参数。
2.根据权利要求1所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述元胞尺寸设计包括P-body区的结深取，n+源区和p+体接触区的结深都取0.2μm，掺杂
3.根据权利要求2所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述假设JFET区宽度为1.8μm，当P-body区掺杂浓度Np由4×1017cm-3下降到2×1017cm-3时，器件击穿时P-body区内的耗尽线不断向内扩展，逐渐与n+源区接近，当Np下降到1×1017cm-3时，器件在1200V时就发生穿通击穿，所以器件P-body区的掺杂浓度应至少大于1×1017cm-3，经过多次仿真，对比结果，P-body掺杂浓度为3×1017cm-3。
4.根据权利要求3所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述确定了器件的P-body区杂质浓度后，仿真优化器件的JFET和宽度L，经过仿真拉偏验证，器件耐压与JFET宽度L的关系器件的耐压值BV随JFET宽度L的增加而略微下降。
5.根据权利要求4所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述由于P-body区底部边缘存在电场集中现象，当两个相邻的P-body区靠得越近，即JFET宽度L越小，相邻P-body区之间的电荷共享现象就越明显，其对电场集中效应的缓解作用就越强，因此器件可以获得较高的击穿电压。
6.根据权利要求5所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述当JFET区宽度小于2.2um时，SiC MOSFET的导通电阻会随着JFET宽度的减小而显著增大，此时JFET区电阻对器件的总电阻贡献过多造成的，而当JFET区宽度大于2.2um时，导通电阻大小在1000mΩ左右，比导大小为6.3mΩ﹒cm2，经过比对，确定JFET区宽度为2.2um，此时栅氧化层的场强在1000V左右，保证了器件具有良好的栅氧可靠性。
7.根据权利要求1所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述对于3300V的高压器件来说，一方面JFET区宽度本来就比较窄；另一方面，漂移区的掺杂浓度较低而P-body区的掺杂剂量相对较高，这就导致JFET区的耗尽区宽度过宽从而又牺牲了电流在JFET区的导通路径，造成JFET区电阻过高。
8.根据权利要求1所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述利用增加一步JFET注入工艺，使JFET区的掺杂浓度高于漂移区以降低其导通电阻。
9.根据权利要求1所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述JFET区浓度越大，电流在JFET区的分布就越宽；同时，由于JFET区的掺杂浓度Nd的增加了，在相同的电场条件下，JFET区也将获得更大的电流密度，JFET区浓度越大，器件的导通能力越强。
10.根据权利要求1所述的一种3300V SiC DMOSFET低导通电阻器件优化方法，其特征在于，所述JFET区浓度的增加中除了需要电阻尽可能低以外，器件的耐压首先不能被削弱，器件的耐压会随着JFET区浓度的增加而略微下降，经过多次仿真拉偏调制，最终确定JFET区掺杂浓度为1e17cm-3。
...【技术特征摘要】
1.一种3300v sic dmosfet低导通电阻器件优化方法，其特征在于，该3300v sicdmosfet低导通电阻器件优化方法包括外部参数选取、元胞尺寸设计、jfet区全局掺杂以及工艺设计，所述外部参数选取包括选择器件合适的外延厚度与掺杂浓度，仿真基于sentaurus tcad软件，采用半胞结构，用来提高仿真效率，有源区面积为1.2mm2，击穿条件判据为电流突变法，当漏端电流大于(areafactor×1×10-11)时，认定器件已经击穿，areafactor为面积因子，用来表征三维平面时器件的电流密度，外延层的参数设计在兼顾器件耐压的同时还必须考虑器件的导通电阻，因为外延层是电流导通路径的重要组成部分，对器件的导通电阻这一参数有关键的影响，通过与外延供应商联系，其3300v级器件的通用外延片参数是厚度30μm，掺杂浓度为3×1015cm-3，故仿真设计选取该外延参数。
2.根据权利要求1所述的一种3300v sic dmosfet低导通电阻器件优化方法，其特征在于，所述元胞尺寸设计包括p-body区的结深取，n+源区和p+体接触区的结深都取0.2μm，掺杂浓度为1×1019cm-3，栅氧化层厚度为50nm。
3.根据权利要求2所述的一种3300v sic dmosfet低导通电阻器件优化方法，其特征在于，所述假设jfet区宽度为1.8μm，当p-body区掺杂浓度np由4×1017cm-3下降到2×1017cm-3时，器件击穿时p-body区内的耗尽线不断向内扩展，逐渐与n+源区接近，当np下降到1×1017cm-3时，器件在1200v时就发生穿通击穿，所以器件p-body区的掺杂浓度应至少大于1×1017cm-3，经过多次仿真，对比结果，p-body掺杂浓度为3×1017cm-3。
4.根据权利要求3所述的一种3300v sic dmosfet低导通电阻器件优化方法，其特征在于，所述确定了器件的p-body区杂质浓度后，仿真优化器件的jfet和宽度l，经过仿真拉偏验证，器件耐压与jfet宽度l的关系器件的耐压值bv随jfet宽度l的增加而略微下降。
5.根据权利要求4所述的一种3300v sic d...
【专利技术属性】
技术研发人员：高博，费晨曦，刘文平，张志新，
申请(专利权)人：浙江摩珂达半导体有限公司，
类型：发明
国别省市：
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