【技术实现步骤摘要】
本专利技术涉及集成电路，特别涉及一种多片锁相环时钟芯片同步电路。
技术介绍
1、智能设备的发展，数据准确性的提高，数据量的激增，在高速串行链路（highspeed serial link）数据传输的同时，许多协议（jesd204b）开始支持多路串行链路的传输。在多路串行链路同时工作的情况下，有时需要对多路链路所发送和接收的数据进行同步处理，这时就需要对为链路提供时钟方案的锁相环时钟芯片进行多片同步工作。
技术实现思路
1、本专利技术的目的在于提供一种多片锁相环时钟芯片同步电路，以解决
技术介绍
中的问题。
2、为解决上述技术问题，本专利技术提供了一种多片锁相环时钟芯片同步电路，控制锁相环中输入分频器、反馈分频器、鉴频鉴相器的复位信号，所述多片锁相环时钟芯片同步电路包括：d触发器dff0~dff17、反相器inv1~inv5、与门and1；
3、同步信号chip_sync输入至d触发器dff0的时钟端，d触发器dff0的q端接d触发器dff1的d端，d触发器dff1的q端接d触发器dff2的d端，d触发器dff2的q端接d触发器dff3的d端，d触发器dff3的q端接d触发器dff4的d端，d触发器dff4的q端接d触发器dff5的d端，d触发器dff5的q端接d触发器dff6的d端；
4、d触发器dff1、d触发器dff2、d触发器dff3、d触发器dff5、d触发器dff10的时钟端接入参考时钟ref_clk，参考时钟ref_clk通过反相器inv
5、d触发器dff0的q端输出同步复位信号reset_sync至d触发器dff10~dff17的复位rn端，d触发器dff11的时钟端连接参考时钟ref_clk，d触发器dff11的d端连接自身非q端和d触发器dff12的时钟端，d触发器dff12的d端连接自身非q端和d触发器dff13的时钟端，d触发器dff13的d端连接自身非q端和d触发器dff14的时钟端，d触发器dff14的d端连接自身非q端和d触发器dff15的时钟端，d触发器dff15的d端连接自身非q端和d触发器dff16的时钟端，d触发器dff16的d端连接自身非q端和d触发器dff17的时钟端，d触发器dff16的q端和d触发器dff17的q端分别连接与门and1的两个输入端，与门and1的输出端接d触发器dff10的d端，d触发器dff10的q端通过反相器inv2连接d触发器dff0的复位rn端；
6、d触发器dff0的d端、d触发器dff7的d端、d触发器dff8的d端、d触发器dff9的d端均连接高电平信号1；d触发器dff7的q端输出输入分频器的复位信号reset_rdiv，d触发器dff8的q端输出反馈分频器的复位信号reset_ndiv，d触发器dff9的q端输出鉴频鉴相器的复位信号reset_pfd。
7、在一种实施方式中，当同步信号chip_sync从0变1，d触发器dff0的输出同步复位信号reset_sync会从0变1，d触发器dff1、d触发器dff2、d触发器dff3、d触发器dff4、d触发器dff5、d触发器dff6工作在参考时钟ref_clk频率下，依次对接收到的同步复位信号reset_sync做延时处理，其中d触发器dff1、d触发器dff2、d触发器dff3、d触发器dff5分别延迟一个周期，d触发器dff4、d触发器dff6分别延迟半个周期；
8、d触发器dff7、d触发器dff8、d触发器dff9接收d触发器dff2的输出信号rst_d2，当rst_d2从0变1时，控制锁相环输入分频器的复位信号reset_rdiv从0变1，控制锁相环反馈分频器的复位信号reset_ndiv从0变1，控制锁相环鉴频鉴相器的复位信号reset_pfd从0变1；
9、当d触发器dff4的输出信号rst_d4从0变1时，reset_rdiv从1变0，放开输入分频器的复位信号，在下一个参考时钟ref_clk的上升沿开始做除频；当d触发器dff5的输出信号rst_d5从0变1时，reset_ndiv从1变0，放开反馈分频器的复位信号，在下一个vco时钟的上升沿开始做除频；当d触发器dff6的输出信号rst_d6从0变1时，reset_pfd从1变0，放开鉴频鉴相器的复位信号，鉴频鉴相器根据除频后的参考时钟rclk和反馈时钟nclk产生相位差信号。
10、在一种实施方式中，所述d触发器dff10、d触发器dff11、d触发器dff12、d触发器dff13、d触发器dff14、d触发器dff15、d触发器dff16、d触发器dff17、与门and1构成计数器，对输入的参考时钟ref_clk计数，当达到计数周期后产生clear_reset信号，将同步复位信号reset_sync清零，等待下一次的chip_sync信号。
11、本专利技术提供的一种多片锁相环时钟芯片同步电路，通过接收到的片外同步信号，分别控制锁相环的输入分频器、反馈分频器、鉴频鉴相器的复位信号，并依序放开，使多片锁相环在不失锁的情况下重新进行相位对齐至ref_clk，并且不会导致锁相环失锁，实现多片时钟芯片的同步，保证多路串行链路的正确工作。
本文档来自技高网...【技术保护点】
1.一种多片锁相环时钟芯片同步电路，其特征在于，控制锁相环中输入分频器、反馈分频器、鉴频鉴相器的复位信号，所述多片锁相环时钟芯片同步电路包括：D触发器DFF0~DFF17、反相器INV1~INV5、与门AND1；
2.如权利要求1所述的多片锁相环时钟芯片同步电路，其特征在于，当同步信号CHIP_SYNC从0变1，D触发器DFF0的输出同步复位信号RESET_SYNC会从0变1，D触发器DFF1、D触发器DFF2、D触发器DFF3、D触发器DFF4、D触发器DFF5、D触发器DFF6工作在参考时钟REF_CLK频率下，依次对接收到的同步复位信号RESET_SYNC做延时处理，其中D触发器DFF1、D触发器DFF2、D触发器DFF3、D触发器DFF5分别延迟一个周期，D触发器DFF4、D触发器DFF6分别延迟半个周期；
3.如权利要求2所述的多片锁相环时钟芯片同步电路，其特征在于，所述D触发器DFF10、D触发器DFF11、D触发器DFF12、D触发器DFF13、D触发器DFF14、D触发器DFF15、D触发器DFF16、D触发器DFF17、与门AND1构成计
...【技术特征摘要】
1.一种多片锁相环时钟芯片同步电路，其特征在于，控制锁相环中输入分频器、反馈分频器、鉴频鉴相器的复位信号，所述多片锁相环时钟芯片同步电路包括：d触发器dff0~dff17、反相器inv1~inv5、与门and1；
2.如权利要求1所述的多片锁相环时钟芯片同步电路，其特征在于，当同步信号chip_sync从0变1，d触发器dff0的输出同步复位信号reset_sync会从0变1，d触发器dff1、d触发器dff2、d触发器dff3、d触发器dff4、d触发器dff5、d触发器dff6工作在参考时钟ref_clk频率下，依次对接收到的同步复位信号reset_sync...
【专利技术属性】
技术研发人员：任兵兵，吴光林，
申请(专利权)人：上海芯炽科技集团有限公司，
类型：发明
国别省市：
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