【技术实现步骤摘要】
本专利技术涉及软puf，尤其是涉及一种基于超前进位加法器的时序违例软puf。
技术介绍
1、在当今物联网蓬勃发展的时代，信息安全问题变得日益突出，一些黑客和恶意行为者采用先进的技术，试图窃取、复制或篡改这些关键信息，导致传统的数字密钥和标识符面临越来越严重的威胁。物理不可克隆函数(physically unclonable function,puf)作为一种芯片指纹提取技术，利用集成电路制造过程中的工艺偏差实现数据安全存储和信息交互认证，其不可预测性和不可复制性使得puf被广泛应用于加密、设备认证和密钥生成等领域。
2、puf根据是否需要专用的硬件电路作为熵源，可分为硬puf(hardware puf,hpuf)和软puf(software puf,spuf)两种。硬puf通常被集成到芯片中然后嵌入到目标电路，或者通过在现场可编程门阵列(field programmable gate array,fpga)等可编程设备中配置特殊的电路结构来实现。然而随着物联网体系的日益庞大，出现了越来越多资源受限系统的安全防护问题，传统的依赖专用的硬件电路作为熵源的硬puf不再适用，软puf的需求日益明显。
3、近年来出现了一种利用传统数字乘法器内部的路径延时信息作为熵源实现的软puf。在数字系统设计中，乘法器是典型的执行算术运算的组合逻辑结构单元之一，其内部有受输入信号影响且复杂的数据传输路径。该软puf利用32位乘法器的输入信号作为puf激励信号，将32位乘法器内部传输路径的延时用作熵源，通过12位的时间数字转换器(
4、虽然该软puf安全性较高，且通过量化32位乘法器内部传输路径的延时得到puf响应，不需要专门去设计产生熵源的硬件电路，但其用来量化32位乘法器内部传输路径的延时的12位的tdc和用硬件实现的动态混淆算法却占用了大量的硬件开销，并且12位的tdc输出中只有两位符合puf响应的指标要求，由此造成了较大的硬件资源浪费。另外，由于32位乘法器内部传输路径和结构较复杂，且tdc输出量化值之前需要验证传输路径的有效性，这使得量化过程复杂且耗时，直接影响了产生puf响应的效率。又因为在实际量化路径延时过程中存在不可避免的随机噪声，使得该软puf的可靠性较低。
技术实现思路
1、本专利技术所要解决的技术问题是提供一种在具有较高的安全性的同时，硬件开销较小，不会造成硬件资源浪费，产生puf响应的效率较高，且可靠性较高的基于超前进位加法器的时序违例软puf。
2、本专利技术解决上述技术问题所采用的技术方案为：一种基于超前进位加法器的时序违例软puf，利用算数运算单元为超前进位加法器的组合逻辑流水线结构作为硬件平台，通过使组合逻辑流水线结构内部出现时序违例来产生puf响应输出。
3、所述的组合逻辑流水线结构包括输入寄存器单元、算术运算单元和采样寄存器单元；所述的算术运算单元为执行加法运算的超前进位加法器，将该超前进位加法器能够计算的加数的位数记为m，即该超前进位加法器为m位超前进位加法器，所述的m位超前进位加法器具有两个m位加数输入端口及m+1位加数和输出端口；所述的输入寄存器单元由2m个d触发器组成，每个d触发器均具有由1个信号输入端口、1个信号输出端口和1个时钟控制端口，2m个d触发器的信号输入端口作为所述的输入寄存器单元的2m位激励输入端口，2m个d触发器的信号输出端口作为所述的输入寄存器单元的2m位输出端口，2m个d触发器的时钟控制端口连接，且其连接端为所述的输入寄存器单元的时钟控制端口；所述的采样寄存器单元由m+1个d触发器组成，每个d触发器均具有由1个信号输入端口、1个信号输出端口和1个时钟控制端口，m+1个d触发器的信号输入端口作为所述的采样寄存器单元的m+1位输入端口，m+1个d触发器的信号输出端口作为所述的采样寄存器单元的m+1位输出端口，m+1个d触发器的时钟控制端口连接，且其连接端为所述的采样寄存器单元的时钟控制端口；所述的输入寄存器单元的2m位输出端口与所述的m位超前进位加法器的两个m位加数输入端口对应连接，所述的m位超前进位加法器的m+1位加数和输出端口与所述的采样寄存器单元的m+1位输入端口连接；
4、当所述的基于超前进位加法器的时序违例软puf需要产生puf响应时，在所述的输入寄存器单元的2m位激励输入端口输入2m位激励信号、在所述的输入寄存器单元的时钟控制端口和所述的采样寄存器单元的时钟控制端口同时输入两个周期的时钟信号，该时钟信号的周期为0.5tmax，tmax为所述的输入寄存器单元的2m位激励输入端口至所述的采样寄存器单元的m+1位输出端口的最大路径延迟时间，在时钟信号的第一个上升沿到来时，所述的输入寄存器单元在时钟信号控制下将输入其处的2m位激励信号通过其2m位输出端口输出至所述的m位超前进位加法器的两个m位加数输入端口，所述的m位超前进位加法器对其两个m位加数输入端口输入的两个m位激励信号进行加法运算，得到m+1位运算结果通过其m+1位加数和输出端口输出至所述的采样寄存器单元的m+1位输入端口，之后，在时钟信号的第二个上升沿到来时，所述的采样寄存器单元在时钟信号控制下，对其m+1位输入端口接入的m+1位运算结果进行采样，此时由于时钟信号的周期太小，导致所述的采样寄存器单元中的部分触发器发生时序违例，这一部分发生时序违例的触发器在其信号输出端口处随机输出0或1，进而使得所述的采样寄存器单元的m+1位输出端口输出异常的m+1位运算结果，将此异常的m+1位运算结果作为软puf的初始puf响应，将所述的m位超前进位加法器的两个m位加数输入端口输入的两个m位激励信号进行加法运算得到的理论运算结果的最高位舍弃后作为m位参考值，将初始puf响应的最高位舍弃后得到m位数据，统计该m位数据与该m位参考值具有多少个取值不同的位数，如果统计结果为奇数，则所述的基于超前进位加法器的时序违例软puf的最终的puf响应为1，否则为0。
5、与现有技术相比，本专利技术的优点在于利用算数运算单元为超前进位加法器的组合逻辑流水线结构作为硬件平台，通过使组合逻辑流水线结构内部出现时序违例来产生puf响应输出，不需要额外设计并增加其他任何硬件电路，通过提高已有组合逻辑流水线结构的时钟频率使其内部出现时序违例即可提取能够表征硬件特征的puf响应，在具有较高的安全性的同时，具有更低的硬件开销，不会造成硬件资源浪费，且具有更高的工作效率，更好的可靠性和唯一性。
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1.一种基于超前进位加法器的时序违例软PUF，其特征在于利用算数运算单元为超前进位加法器的组合逻辑流水线结构作为硬件平台，通过使组合逻辑流水线结构内部出现时序违例来产生PUF响应输出。
2.根据权利要求1所述的基于超前进位加法器的时序违例软PUF，其特征在于所述的组合逻辑流水线结构包括输入寄存器单元、算术运算单元和采样寄存器单元；
【技术特征摘要】
1.一种基于超前进位加法器的时序违例软puf，其特征在于利用算数运算单元为超前进位加法器的组合逻辑流水线结构作为硬件平台，通过使组合逻辑流水线结构内部出现时序违例来产生pu...
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