【技术实现步骤摘要】
本专利技术属于半导体集成电路制造，特别是涉及一种半导体器件及其制备方法。
技术介绍
1、在中低压功率器件领域，沟槽型功率mosfet(metal-oxide-semiconductorfield-effect transistor，金属-氧化物-半导体场效应晶体管)由于其导通电阻低、开关速度快、元胞密度大、驱动电流小等优点，应用十分广泛，比如电机驱动、电源管理、同步整流、储能控制等领域。但由于其击穿电压与导通电阻呈正相关关系，降低导通电阻一般会导致击穿电压的退化，导致导通电阻难以大幅度下降。
2、基于电荷耦合效应的屏蔽栅沟槽型mosfet(sgt mosfet，shielded-gate trenchmosfet)能使导通电阻和击穿电压的折中关系优于普通沟槽型mosfet的硅极限理论，同时由于屏蔽栅的电场屏蔽作用，屏蔽了栅极和漏极之间的电场耦合，降低了栅漏电容，使得sgt mosfet已逐渐成为中低压领域的主流器件。
3、然而传统的侧壁氧化层结构sgt mosfet在漂移区的电场分布仍然不够均匀，其击穿电压的提升以及导通电阻的降低仍然受到较大限制，难以适应当前半导体行业对高耐压、低损耗的器件产品要求。
4、因此，优化传统的侧壁氧化层结构sgt mosfet漂移区电场分布，以提高沟槽型功率mosfet的击穿电压并降低导通电阻、降低导通损耗成为其亟待解决的问题之一。
5、应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的
技术实现思路
1、鉴于以上现有技术的缺点，本专利技术的目的在于提供一种半导体器件及其制备方法，用于解决现有技术中沟槽型功率mosfet的击穿电压提升受限、导通电阻降低受限的问题。
2、为实现上述目的，本专利技术提供一种半导体器件，所述半导体器件包括：第一导电类型衬底、第一导电类型外延层、源极氧化层、源极多晶硅层、高k绝缘介质层、栅极多晶硅层、栅极氧化层、第二导电类型基区、第一导电类型源区和第二导电类型重掺杂区；
3、所述第一导电类型外延层位于所述第一导电类型衬底上；所述第一导电类型外延层包括两个间隔设置的源极沟槽，所述源极氧化层包括第一氧化层、第二氧化层和第三氧化层，所述源极沟槽的底面覆盖有所述第三氧化层，所述源极沟槽的侧壁从下到上依次覆盖着所述第一氧化层、所述高k绝缘介质层和所述第二氧化层，所述源极多晶硅层填充于所述源极沟槽内的所述源极氧化层和所述高k绝缘介质层表面；
4、两个所述源极沟槽之间还设置有栅极沟槽，所述栅极沟槽的底面高于所述源极沟槽的底面；所述栅极沟槽的底面和侧壁覆盖有所述栅极氧化层，所述栅极多晶硅层填充于所述栅极沟槽内；
5、所述栅极沟槽与所述源极沟槽之间设置有所述第二导电类型基区、所述第一导电类型源区和所述第二导电类型重掺杂区。
6、可选地，所述第二导电类型基区位于所述第一导电类型源区和所述第二导电类型重掺杂区下方，所述第一导电类型源区位于靠近所述栅极沟槽的一侧，所述第二导电类型重掺杂区位于靠近所述源极沟槽的一侧。
7、可选地，所述半导体器件还包括引线层，所述引线层包括源极引线、栅极引线和背金引线，所述源极引线与所述源极多晶硅层之间形成有效电连接，所述栅极引线与所述栅极多晶硅层之间形成有效电连接，所述背金引线与所述第一导电类型衬底之间形成有效电连接。
8、可选地，所述高k绝缘介质层的材料为si3n4、hfo2或zro2中的一种或一种以上的任意组合。
9、可选地，所述第一导电类型为p型，所述第二导电类型为n型；或所述第一导电类型为n型，所述第二导电类型为p型。
10、可选地，从所述第一导电类型外延层到所述第一导电类型衬底的方向为第一方向；
11、所述第一氧化层沿所述第一方向的长度为所述源极沟槽沿所述第一方向的长度的1/8-2/5；和/或所述第二氧化层沿所述第一方向的长度为所述源极沟槽沿所述第一方向的长度的1/8-2/5。
12、可选地，所述第一氧化层沿所述第一方向的长度大于1微米，和/或所述第二氧化层沿所述第一方向的长度大于1微米。
13、本专利技术还提供一种半导体器件的制备方法，所述制备方法用于制备上述任意一种所述的半导体器件，所述制备方法包括：
14、提供第一导电类型衬底，于所述第一导电类型衬底上设置第一导电类型外延层；
15、于所述第一导电类型外延层的上表面设置两个间隔设置的源极沟槽；
16、于所述源极沟槽显露出的表面覆盖源极氧化层；
17、于所述源极沟槽内的所述源极氧化层表面填充源极多晶硅层；
18、刻蚀所述源极沟槽侧壁的所述源极氧化层至预设深度，得到第一氧化层，在所述源极沟槽与所述源极多晶硅层之间形成临时沟槽；位于所述源极沟槽底面的为第三氧化层；
19、从所述第一导电类型外延层到所述第一导电类型衬底的方向为第一方向，于所述临时沟槽内设置沿第一方向为预设长度的高k绝缘介质层；
20、于所述高k绝缘介质层上设置第二氧化层，至所述第二氧化层高于所述源极多晶硅层的表面，所述第一氧化层、所述第二氧化层和所述第三氧化层均为所述源极氧化层；
21、于两个所述源极沟槽之间设置栅极沟槽；
22、于所述栅极沟槽内设置栅极氧化层和栅极多晶硅层；
23、于所述栅极沟槽与所述源极沟槽之间的区域设置第二导电类型基区、第一导电类型源区和第二导电类型重掺杂区。
24、可选地，形成所述源极沟槽的方法包括：于所述第一导电类型外延层上设置硬掩膜层；对所述硬掩膜层进行图形化刻蚀，显露出所述第一导电类型外延层上预设用于设置所述源极沟槽的位置表面；以图形化的所述硬掩膜层为掩膜对所述第一导电类型外延层进行刻蚀，得到所述源极沟槽。
25、可选地，所述硬掩膜层从上到下依次包括氧化层、氮化硅层和氧化层。
26、如上，本专利技术的半导体器件及其制备方法，具有以下有益效果：
27、本专利技术通过设置高k绝缘介质层引入了新的电场峰值，使漂移区的电场分布更均匀，提高了器件的临界击穿电场，有利于进一步降低导通电阻和导通损耗；
28、本专利技术通过设置高k绝缘介质层的长度和位置，提高高k绝缘介质层对漂移区电场分布均匀性的优化效果；
29、本专利技术配合硬掩膜层中的氮化硅层作为刻蚀阻挡层，可以提高刻蚀源极沟槽深度的控制精度，提高漂移区电场均匀性。
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1.一种半导体器件，其特征在于，所述半导体器件包括：第一导电类型衬底、第一导电类型外延层、源极氧化层、源极多晶硅层、高k绝缘介质层、栅极多晶硅层、栅极氧化层、第二导电类型基区、第一导电类型源区和第二导电类型重掺杂区；
2.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型基区位于所述第一导电类型源区和所述第二导电类型重掺杂区下方，所述第一导电类型源区位于靠近所述栅极沟槽的一侧，所述第二导电类型重掺杂区位于靠近所述源极沟槽的一侧。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括引线层，所述引线层包括源极引线、栅极引线和背金引线，所述源极引线与所述源极多晶硅层之间形成有效电连接，所述栅极引线与所述栅极多晶硅层之间形成有效电连接，所述背金引线与所述第一导电类型衬底之间形成有效电连接。
4.根据权利要求1所述的半导体器件，其特征在于，所述高k绝缘介质层的材料为Si3N4、HfO2或ZrO2中的一种或一种以上的任意组合。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为
6.根据权利要求1-5中任意一项所述的半导体器件，其特征在于，从所述第一导电类型外延层到所述第一导电类型衬底的方向为第一方向；
7.根据权利要求6所述的半导体器件，其特征在于，所述第一氧化层沿所述第一方向的长度大于1微米，和/或所述第二氧化层沿所述第一方向的长度大于1微米。
8.一种半导体器件的制备方法，其特征在于，所述制备方法用于制备权利要求1-7中任意一项所述的半导体器件，所述制备方法包括：
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，形成所述源极沟槽的方法包括：于所述第一导电类型外延层上设置硬掩膜层；对所述硬掩膜层进行图形化刻蚀，显露出所述第一导电类型外延层上预设用于设置所述源极沟槽的位置表面；以图形化的所述硬掩膜层为掩膜对所述第一导电类型外延层进行刻蚀，得到所述源极沟槽。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述硬掩膜层从上到下依次包括氧化层、氮化硅层和氧化层。
...【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：第一导电类型衬底、第一导电类型外延层、源极氧化层、源极多晶硅层、高k绝缘介质层、栅极多晶硅层、栅极氧化层、第二导电类型基区、第一导电类型源区和第二导电类型重掺杂区；
2.根据权利要求1所述的半导体器件，其特征在于，所述第二导电类型基区位于所述第一导电类型源区和所述第二导电类型重掺杂区下方，所述第一导电类型源区位于靠近所述栅极沟槽的一侧，所述第二导电类型重掺杂区位于靠近所述源极沟槽的一侧。
3.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括引线层，所述引线层包括源极引线、栅极引线和背金引线，所述源极引线与所述源极多晶硅层之间形成有效电连接，所述栅极引线与所述栅极多晶硅层之间形成有效电连接，所述背金引线与所述第一导电类型衬底之间形成有效电连接。
4.根据权利要求1所述的半导体器件，其特征在于，所述高k绝缘介质层的材料为si3n4、hfo2或zro2中的一种或一种以上的任意组合。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类...
【专利技术属性】
技术研发人员：黄利，胡磊，
申请(专利权)人：瑶芯微电子科技上海有限公司，
类型：发明
国别省市：
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