【技术实现步骤摘要】
本专利技术涉及电路布局检查系统，尤其涉及可避免在制作集成电路过程中需重新制作掩模的电路布局检查方法与系统。
技术介绍
1、在芯片设计阶段，集成电路可经由工程变更命令(engineering change order,eco)来修正集成电路中的功能单元的相关操作。另一方面，随着半导体工艺发展，晶体管的尺寸越来越小，使得经由光刻实现的图案很难与预期的图案完全一致。为解决上述问题，可通过光学邻近效应修正(optical proximity correction,opc)来修正或调整掩模，以修正不准确的图形。实务上，经eco后的集成电路需进行opc。在这个阶段中，可通过重新下线(re-tape out,rto)规则可确认经过eco后的集成电路中的那些布局图案所对应的掩模因opc需要重新制作。在部分情形中，在eco后中未曾变动过的结构仍可能因为opc的关系而违反重新下线规则，而必须重新制造或修正对应的掩模，造成整体制造成本增加。
技术实现思路
1、于一些实施方式中，本公开的目的之一为(但不限于)提供一种可避免重新制作掩模的电路布局检查方法与系统，以改善现有技术的不足。
2、于一些实施方式中，电路布局检查方法包含下列操作：确认在从一第一布局图案往外延伸的一第一区域内是否只存在该第一布局图案或一第二布局图案中的至少一者，其中该第一布局图案对应于一第一逻辑门阵列单元，且该第二布局图案对应于一填充单元或一第二逻辑门阵列单元；确认该第一布局图案中的一第一图案是否被该第一布局图案中的一第二图
3、于一些实施方式中，电路布局检查系统包含存储器电路与处理器电路。存储器电路用以存储至少一电脑程序码。处理器电路用以执行该至少一电脑程序码，以执行下列操作：确认在从一第一布局图案往外延伸的一第一区域内是否只存在该第一布局图案或一第二布局图案中的至少一者，其中该第一布局图案对应于一第一逻辑门阵列单元，且该第二布局图案对应于一填充单元或一第二逻辑门阵列单元；确认该第一布局图案中的一第一图案是否被该第一布局图案中的一第二图案围封且该第一图案的所有边界与该第二图案的所有边界之间的间隔是否皆不小于一第一预设距离，其中该第一图案对应于一电性连接层，且该第二图案对应于一金属层；以及若该第一区域只存在该第一布局图案或该第二布局图案中的该至少一者，且若该第一图案被该第二图案围封且该第一图案的所有边界与该第二图案的所有边界的间隔皆不小于该第一预设距离，产生指示一集成电路的布局设计的一数据。
4、有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
本文档来自技高网...【技术保护点】
1.一种电路布局检查方法，包含：
2.如权利要求1所述的电路布局检查方法，其中该电性连接层包含一接触层或一通孔。
3.如权利要求1所述的电路布局检查方法，其中该第一逻辑门阵列单元与该第二逻辑门阵列单元中的每一者为用于工程变更命令的一可程序化逻辑门阵列单元。
4.如权利要求1所述的电路布局检查方法，其中该第一区域为从该第一布局图案的所有边界向外延伸一第二预设距离所形成的一区域。
5.如权利要求4所述的电路布局检查方法，其中该第二预设距离为0.19微米至0.3微米之间。
6.如权利要求1所述的电路布局检查方法，其中该第一预设距离为0.004微米至0.02微米之间。
7.如权利要求1所述的电路布局检查方法，其中该金属层为在工程变更命令中被调整的一连线层。
8.如权利要求1所述的电路布局检查方法，还包含：
9.如权利要求8所述的电路布局检查方法，其中该第二区域为自该第四布局图案的所有边界向外延伸一第二预设距离所形成的一区域。
10.一种电路布局检查系统，包含：
【技术特征摘要】
1.一种电路布局检查方法，包含：
2.如权利要求1所述的电路布局检查方法，其中该电性连接层包含一接触层或一通孔。
3.如权利要求1所述的电路布局检查方法，其中该第一逻辑门阵列单元与该第二逻辑门阵列单元中的每一者为用于工程变更命令的一可程序化逻辑门阵列单元。
4.如权利要求1所述的电路布局检查方法，其中该第一区域为从该第一布局图案的所有边界向外延伸一第二预设距离所形成的一区域。
5.如权利要求4所述的电路布局检查方法，其中该第二预设距离...
【专利技术属性】
技术研发人员：蔡宜青，林志伟，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。